DE2843493C3 - Schaltungsanordnung zum Erzeugen von phasendifferenzmodulierten Datensignalen - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Erzeugen von phasendifferenzmodulierten Datensignalen, die einen Codierer enthält, der von einer Datenquelle abgegebenen Eingangssignalen die Phasenlagen darstellende, in zwei orthogonale Kanäle aufgeteilte Codesignale zuordnet, die unter Verwendung eines Festwertspeichers zu vorgegebenen Abtastzeitpunkten Summen von Produkten aus den Codesignalen und die zeitlich begrenzte Impulsantwort eines Sendefilters darstellenden Stützwerte bildet und die mit Momentanwerten von orthogonalen Trägersignalen multiplizierte Summen als Datensignale abgibt

Aus einer Veröffentlichung »Microprocessor Implementation of High-Speed Data Modems« IEEE Transactions on Communications, Vol. Com-25, No. 2, Februar 1977, Seiten 238 bis 250 ist es bekannt, Modems für eine Übertragung von Daten mit einer Übertragungsgeschwindigkeit von größer als 1200 bit/s unter Verwendung von bipolaren Mikroprozessoren aufzubauen. Im Datensender des Modems erfüllt der Mikroprozessor die Aufgabe eines Codierers, der entsprechend einer Phasendifferenzmodulation zwei Komponenten eines Vektors an zwei orthogonale Kanäle abgibt, eines Sendefilters und eines Modulators in jedem Kanal und eines Addierers für die an den Ausgängen der Modulatoren abgegebenen Signale. Für die Realisierung des Sendefilters mit Hilfe des Mikroprozessors werden bei dem bekannten Modem Stützwerte der Impulsantwort des Sendefilters in einem Festwertspeicher gespeichert Die Impulsantwort ist zeitlich begrenzt und erstreckt sich über mehrere Periodendauern der am Ausgang des Codierers abgegebenen Codesignale. Die Stützwerte müssen daher bei der Erzeugung der Ausgangssignale des Sendefilters mit jeweils einer entsprechenden Anzahl von Codesignalen multipliziert werden. Es ist auch denkbar, anstelle der Stützwerte der Impulsantwort die Produkte aus den Komponenten der Codesignale und den Stützwerten als Koeffizienten abzuspeichern. In jedem Fall ist eine Vielzahl von Befehlen des Mikroprozessors erforderlich, um in Abhängigkeit von den Codesignalen entsprechend der Übertragungsfunktion des Sendefilters die Ausgangssignale zu erzeugen. Falls in dem Festwertspeicher die Stützwerte gespeichert sind, müssen diese zwischen zwei Abtastzeitpunk-

ten zunächst mit den Codesignalen multipliziert und anschließend summiert werden.

Aus einer weiteren Veröffentlichung »Digital Generation of Linearly Modulated Dats Waveforms«, IEEE Transactions on Communications, VoL Com-23, No. 11, November 1975, Seiten 1259 bis 1270 ist ein digitales Filter beschrieben, bei dem die Codesignale in einem Zirkulationsregister gespeichert sind, dessen Ausgang mit den ersten Eingängen eines Multiplizierers verbunden sind, a-i dessen zweiten Eingängen ein Speicher mit to den Stützwerten angeschlossen ist Dem Ausgang des Multiplizierers ist ein Akkumulator nachgeschaitet, der die mit Hilfe des Multiplizierers berechneten Produkte summiert

Bei einer hohen Übertragungsgeschwindigkeit steht die fQr die Multiplikation und die anschließende Summation erforderliche Zeitdauer nicht zur Verfügung, so daß eine Erzeugung der phasendifferenzmodulierte Datensignale unter Verwendung eines Rechenwerkes nicht mehr ohne weiteres möglich ist

Die DE-OS 26 44478 offenbart eine Schaltungsanordnung zum Erzeugen von phasendifferenzmodulierten Datensignalen, bei der die jeweils einem Dibit zugeordneten Datensignale wechselweise in zwei Kanälen erzeugt werden. Die in den beiden Kanälen erzeugten Datensignale werden mit Amplitudensignalen multipliziert und wechselweise zur Übertragungsstrecke durchgeschaltet In jedem Kanal ist ein Schieberegister vorgesehen, das den jeweiligen Phasenwinkel darstellende Binärzeichen enthält Diese Binär- so zeichen werden einem Multiplexer zugeführt, der die Binärzeichen wechselweise an einen Festwertspeicher anlegt In dem Festwertspeicher sind Datenwörter gespeichert, die die Produkte aus den mit dem Phasenwinkel behafteten Trägersignalen und den Amplitudensignalen darstellen. Der Ausgang des Festwertspeichers ist über eine Komplementiereinrichtung, die das Vorzeichen der Momentanwerte auswertet, mit einem Digital-Analogwandler verbunden. Die beiden Kanäle stellen keine orthogonalen Kanäle dar und dienen lediglich dazu, in Verbindung mit den Amplitudensignalen weiche Übergänge der Phasenlagen der Datensignale zu erzeugen. Weiterhin wird durch die bekannte Schaltungsanordnung kein Sendefilter mit einer vorgegebenen Impulsantwort realisiert. 4 >

Es ist bereits bekannt, phasendifferenzmodulierte Datensignale unter Verwendung von Bauelementen der Analogtechnik aufzubauen. Diese Schaltungsanordnungen haben jedoch den Nachteil, daß die Bauelemente von Umgebungsbedingungen, wie beispielsweise der Temperatur und von Herstellungstoleranzen abhängig sind und daß sie sich nicht ohne weiteres auf andere Übertragungsgeschwindigkeiten umstellen lessen.

Der Erfindung liegt daher die Aufgabe zugrinde, eine Schaltungsanordnung zum Erzeugen von phasendiffe- π renzmodulierten Datensignalen anzugeben, die weitgehend digital arbeitet und bei der zur Realisierung des Sendefilters keine Multiplikationen und Akkumulationen, d. h. Additionen mit anschließender Speicherung erforderlich sind. w>

Erfindungsgemäß wird die Aufgabe bei der Schaltungsanordnung der eingangs genannten Art dadurch gelöst, daß ein Schieberegister vorgesehen ist, das jeweils eine der Dauer der Impulsantwort zugeordnete Anzahl von aufeinanderfolgenden Codesignalen spei es chert, daß dem Schieberegister ein Multiplexer nachgeschaitet ist, der abwechselnd die Codesignale der beiden Kanäle zu ersten Adresseneingängen des Festwertspeichers durchschaltet, daß ein Adressenzähier vorgesehen ist, der durch einen Abtasttakt fortgeschaltet wird und dessen Ausgänge mit den zweiten Adresseneingängen des Festwertspeichers verbunden sind, daß der Festwertspeicher Teilsummen der Produkte aus den Stützwerten und den Codesignalen enthält und zu durch den Inhalt des Adressenzählers festgelegten Zeitpunkten die Teilsummen gleichzeitig ausgibt und daß eine Addierstufe vorgesehen ist, die die mit den Momentanwerten der orthogonalen Trägersignale multiplizierten Teilsummen summiert und die Datensignale abgibt

Die Schaltungsanordnung gemäß der Erfindung hat den Vorteil, daß sie einen geringen Aufwand erfordert, da weder eine Multiplikation noch eine Akkumulation erforderlich ist Sie ermöglicht eine hohe Übertragungsgeschwindigkeit, da keine aufwendigen Rechenvorgänge durchzuführen sind. Die Schaltungsanordnung arbeitet mit großer Genauigkeit, da durch die Speicherung der Teilsummen anstelle der Stützwerte oder der Produkte sich die Rundungsfehler der Stützwerte bzw. der Produkte nicht summieren. Außerdem erfordert die Schaltungsanordnung wegen der Aufteilung der Summe in mehrere Teilsummen einen geringen Speicherbedarf. Es wäre denkbar, anstelle der möglichen Teilsummen auch die möglichen Gesamtsummen zu speichern, doch würde dies gegenwärtig einen großen Aufwand an Speicherbausteinen bedeuten. Die Schaltungsanordnung ist größtenteils aus digitalen Bausteinen aufgebaut und sie ist daher weitgehend unabhängig von Bauelementetoleranzen und Umwelteinflüssen. Außerdem ist sie auf einfache Weise auf andere Übertragungsfrequenzen umschaltbar.

Die Schaltungsanordnung ist für hohe Übertragungsgeschwindigkeiten, insbesondere dann in vorteilhafter Weise einsetzbar, wenn die Addierstufe Digital-Analog-Wandler enthält, denen die Teilsummen zugeführt werden und eine analog arbeitende Summierstufe enthält, die mit den Ausgängen der Digital-Analog-Wandler verbunden ist und die die Datensignale abgibt. Falls die Übertragungsgeschwindigkeit es zuläßt, ist es vorteilhaft, wenn die Addierstufe aus einem digital arbeitenden Volladdierer gebildet wird, dessen Eingängen die Teilsummen zugeführt werden und der an seinem Ausgang über einen Digital-Analog-Wandler die Datensignale abgibt.

Die Modulation der gefilterten Signale mit zwei orthogonalen Trägern, von denen nur die Hauptwerte und die Nulldurchgänge berücksichtigt werden, wird auf besonders einfache Weise erreicht, wenn im Verbindungsweg zwischen dem Festwertspeicher und der Addierstufe ein Zwischenspeicher vorgesehen ist, in dem in Abhängigkeit von der Polarität der Trägersignale die Teilsummen invertiert oder nichtinvertiert gespeichert werden. Durch den Zwischenspeicher werden auch Laufzeittoleranzen des Festwertspeichers ausgeglichen.

Ein besonders günstiger Verlauf des Sendespektrums innerhalb des Sprachbands wird erreicht, wenn die gefilterten und modulierten Signale den Digital-Analog-Wandlern nicht in Form einer Treppenkurve, sondern in Form von einzelnen Impulsen zugeführt werden. Hierzu ist es günstig, wenn einem Rücksetzeingang des Zwischenspeichers der Abtasttakt zugeführt wird. Dieser Abtasttakt setzt nach jedem Abtastzeitpunkt das Schieberegister zurück, so daß den Digital-Analog-Wandlern nur während jeweils einer kurzen Dauer binäre Datenworte zugeführt werden.

Die Adressierung des Festwertspeichers wird besonders einfach, wenn bei einer vektoriellen Darstellung der Phasendifferenzen der sich ergebende Phasenstern derart gedreht ist, daß die Vektoren immer durch zwei orthogonale Komponenten dargestellt werden. Bei 5 einer achtstufigen Phasendifferenzmodulation wird er um 224° gedreht Eine günstige Codierung der Phasen wird erreicht, wenn die Codesignale die Phasenlagen durch drei Binärzeichen codieren, wobei ein Binärzeichen das Vorzeichen der dem ersten Kanal zugeordne- ι ο ten horizontalen Komponente, ein Binärzeichen das Vorzeichen der dem zweiten Kanal zugeordneten vertikalen Komponente und ein Binärzeichen den Betrag der horizontalen bzw. vertikalen Komponente angibt

Falls kein geeigneter Festwertspeicher zur Verfügung steht, der die geforderte Speicherkapazität aufweist und der gleichzeitig zwei Teilsummen abgibt, ist es vorteilhaft, wenn der Festwertspeicher aus mehreren Speichereinheiten gebildet wird, aus denen die jeweiligen Teilsummen gleichzeitig ausgelesen werden.

Im folgenden wird ein Ausführungsbeispie) der Schaltungsanordnung gemäß der Erfindung anhand von Zeichnungen beschrieben. Es zeigt

F i g. 1 eine vektorielle Darstellung von Phasenlagen bei einer achtstufigen Phasendifferenzmodulation,

F i g. 2 Zeitdiagramme an verschiedenen Punkten der Schaltungsanordnung,

F i g. 3 ein Schaltbild der Schaltungsanordnung. In F i g. 1 sind die möglichen Endpunkte von jo Vektoren bei einer vektoriellen Darstellung einer achtstufigen Phasendifferenzmodulation dargestellt. Die Endpunkte sind gegenüber einer üblichen Darstellung um einen Phasenwinkel von 224° entgegen dem Uhrzeigersinn verdreht, so daß keiner der Endpunkte auf der Abszissenachse oder der Ordinatenachse zu liegen kommt Es wird angenommen, daß von einem Vektor Vn ausgegangen wird, der einer Phasenlage von 67,5° entspricht Der Vektor Vn hat eine kleine positive Komponente pn in Abszissenrichtung und eine große positive Komponente qn in Ordinatenrichtung. Bei der Codierung der zu übertragenden Binärwerte werden diese bei einer achtstufigen Phasendifferenzmodulation jeweils zu Tribits zusammengefaßt Unter der Annahme, daß auf den Vektor Vn ein Vektor V(n + 1) folgt, bei dem das Tribit einem Winkel Wvon 135° entspricht, hat dieser Vektor V(n +1) eine große negative Komponente p(n + 1) in Abszissenrichtung und eine kleine negative Komponente q(n + 1) in Ordinatenrichtung. In Abhängigkeit von den weiteren Tribits können die folgenden Vektoren die dargestellten Endpunkte cififichmcii. Die Vektoren bilden dünn 6IiICu PhöScii-

stern.

Durch die Drehung des Phasensterns um 22^° wird eine besonders einfache Codierung der Vektoren und damit der Phasenlagen erreicht Immer wenn der Vektor eine Ideine horizontale Komponente hat hat er eine große vertikale Komponente. Ebenso hat er immer dann, wenn er eine große horizontale Komponente hat, immer eine kleine vertikale Komponente. Die horizontale Komponente entspricht dabei jeweils dem Cosinus und die vertikale Komponente dem Sinus des Winkels zwischen dem Vektor und dem positiven Ast der Abszissenachse. Die Phasenlagen können daher durch Codesignale S₁ C und B dargestellt werden. Das Codesignal 5 gibt das Vorzeichen der dem Sinus zugeordneten vertikalen Komponente an, während das Codesignal C das Vorzeichen der dem Cosinus zugeordneten horizontalen Komponente angibt Beispielsweise wird dem positiven Vorzeichen der Binärwert 0 und dem negativen Vorzeichen der Binärwert 1 zugeordnet Da die Beträge der Komponenten in den beiden Kanälen immer unterschiedlich sind, genagt zur Codierung der Beträge das Binärzeichen B, wobei beispielsweise der Binärwert B=O einer kurzen Komponente und der invertierte Binärwert B = 1 einer langen Komponente zugeordnet ist.

Bei dem in F i g. 2 dargestellten Zeitdiagramm sind in Abszissenrichtung die Zeit t und in Ordinatenrichtung die Momentanwerte von Signalen an verschiedenen Punkten der Schaltungsanordnung dargestellt Weiterhin sind Koeffizienten Kl, KS und K 6 dargestellt, die Produkten aus Komponenten ρ der Vektoren und der Impulsantwort Hn eines in der Schaltungsanordnung vorgesehenen Sendefilters zugeordnet sind

Es wird angenommen, daß sich die Impulsantwort Hn über sechs Periodendauern Γ der die Komponenten ρ und q darstellenden Codesignale C, S und B ersteckt Weiterhin wird angenommen, daß während jeder Periodendauer 7"neun Stützwerte //der Impulsantwort Hn vorhanden sind. Da sich die Impulsantwort Hn über sechs Periodendauern T erstreckt müssen zur Ermittlung der Ausgangssignale des Sendefilters die Anteile von sechs Impulsantworten Hn berücksichtigt werden. Da die Werte der Impulsantworten Hn nur zu den Abtastzeitpunkten vorliegen, werden auch die Ausgangssignale nur zu diesen Abtastzeitpunkten ermittelt Die Ausgangssignale erhält man nach der Gleichung:

An = Y₁ Di-H(N-M+n-i-M)N=Q . . . M-\.

wobei /Vdie Anzahl der Periodendauern angibt über die sich die Impulsantwort erstreckt, Didie Komponenten ρ oder q des entsprechenden Vektors angibt, H den Stützwert der Impulsantwort angibt und M die Anzahl der Abtastungen pro Periodendauer T angibt Zur

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angenommenen Fall N - 6 Produkte aus Datenwerten und Stützweiten gebildet und anschließend diese Produkte summiert werden. Die Abtastwerte Λ1 bis A 9 ergeben sich damit entsprechend der folgenden Tabelle:

AX = DX - HAS + Dl //36 + Di ■ //27 + DA HU + DS ■ H9 + D6 ■ HO Al = DX HA6 + Dl ■ //37 + Di - //28 + DA //19 + DS ■ ClO + D6 ■ HX

A9 = DX HSi + Dl HAA+ Di- HiS + DA ■ HU + DS ■ HXl + D6 ■ //8.

Entsprechend der Tabelle erfolgt beispielsweise die Ermittlung des Ausgangssignals des Sendefilters zum Zeitpunkt f 3 entsprechend der Gleichung:

Al = DX ■ //46 + Dl ■ //37 + D3 · //28 H- DA ■ //19 + DS ■ //10 + Db ■ HX.

Bei der Darstellung in F i g. 2 wurden aus Gründen der Übersichtlichkeit nur die Komponenten ρ und nicht die Komponenten q dargestellt. Außerdem wurden die Komponenten ρ uncodiert dargestellt. Die Komponenten ρ5 und ρ6 entsprechen den Komponenten pn bzw. in pn + 1 in Fig. 1. Zur Ermittlung des Ausgangssignals des Sendefilters zwischen den Zeitpunkten f2 und f4 werden die den Komponenten ρ 1 bis ρ 6 zugeordneten Impulsantworten berücksichtigt. Durch die Koeffizienten Ki, K 5 und K 6 werden die mit den Komponenten r> pt, ρ5 und ρ6 multiplizierten Stützwerte H der Impulsantwort Hn dargestellt. Die Impulsantwort Hn wird aus einer Hauptschwingung, die sich über zwei Periodendauern Γ erstreckt und jeweils zwei Vor- und zwei Nachschwingern gebildet. Sie entspricht einer

-Funktion und ist auf die sechs Periodendauern T x

begrenzt

Die Ausgangssignale des Sendefilters werden mit zwei orthogonalen Trägersignalen 77? 1 und TR 2 2^r> multipliziert Die Folgefrequenz der Trägersignale TR1 und TR2 ist derart auf die durch Abtastsignale AT festgelegten Abstände der Abtastwerte abgestimmt, daß zu den Abtastzeitpunkten nur die Hauptwerte und die Nulldurchgänge der Trägersignale TR1 und TR 2 w benutzt werden. Dabei ergibt sich von selbst, daß immer dann, wenn eines der Trägersignale TA 1 und TR 2 den Hauptwert annimmt das jeweils andere Trägersignal TR 2 bzw. TRl einen Nulldurchgang aufweist Die Modulation der Ausgangssignale des Sendefilters mit r> den Trägersignalen TR1 und TR 2 kann damit zeitlich nacheinander durch dieselbe Anordnung erfolgen. Auch ist kein Addierer für eine Addition der modulierten Signale erforderlich, da jeweils immer eines der Trägersignale TR I und TR 2 den Wert 0 hat

Weitere Einzelheiten des Zeitdiagramms werden zusammen mit dem in Fig.3 dargestellten Schaltbild beschrieben.

Bei der in F i g. 3 dargestellten Schaltungsanordnung gibt eine Datenquelle DQ die zu übertragenden Daten darstellende Signale DS1 mit einer Folgefrequenz von beispielsweise 4800bit/s an einen Codierer CD ab. Dieser faßt, gesteuert durch Taktimpulse TA 1, jeweils drei Binärzeichen der Signale DSi zu: einem Tribit zusammen und ordnet diesem Tribit jeweils eine w vorgegebene Phasendifferenz zu, die der Drehung des Vektors in F i ·*. 1 enisrichi. Der Codierer CD "ibt Codesignale S, B und C ab, die die Lage der Vektoren beschreiben. Die Codesignale S geben das Vorzeichen der Komponente q an, die Codesignale C geben das Vorzeichen der Komponenten ρ an, während die Codesignale B den Betrag der jComponente q angeben. Die invertierten Codesignale B geben dann den Betrag der Komponenten ρ an.

Die Schaltungsanordnung enthält ein aus drei μ Regen Rl bis R 3 gebildetes Schieberegister, das, gesteuert durch Taktimpulse TA 2 mit einer Folgefreqaenz von 1600 Hz die Codesignale S, B und C in die Register Rl bis R 3 einspeichert Jedes der Register enthält sechs Stufen, da zur Ermittlung der Ausgangssi- es gnale des Sendefilters jeweils sechs den Impulsantworten der verschiedenen Komponenten zugeordnete Koeffizienten berücksichtigt werden müssen. Die Ausgänge des Schieberegisters sind derart mit den Dateneingängen eines Multiplexers M verbunden, daß dieserjmmer wechselweise die Signale Soder Cund B oder B zu seinen Ausgängen durchschaltet Gesteuert wird der Multiplexer Mdurch Taktimpulse MTmA einer Folgefrequenz von 3,6 kHz. Mit dieser Folgefrequenz werden am Ausgang des Multiplexers M abwechselnd die den beiden orthogonalen Komponenten ρ und q zugeordneten Werte zu ersten Adresseneingängen eines aus zwei Speichern 5Pl und SP2 gebildeten Festwertspeichers durchgeschaltet. An zweiten Adresseneingängen liegen Signale Z an, die von einem durch den Abtasttakt A T fortgeschalteten Abtastzähler AZ abgegeben werden.

In dem Speicher SP1 sind alle möglichen Teilsummen gespeichert, an denen die Codesignate51 bis 53, C1 bis C3 und Bi bis B 3 bzw. Bi bis B 3 beteiligt sind. In entsprechender Weise sind in dem Speicher SP2 alle möglichen Teilsummen 7'2 gespeichert an denen die Codesignale 54 bis 56, C4 bis C6, fl4 bis B6 und BA bis B 6 beteiligt sind. Die Teilsummen Tl und T2 werden jeweils gleichzeitig abgegeben, und zwar zu den durch den Zählerstand des Adressenzählers AZ festgelegten Zeitpunkten. Die Teilsummen Ti und T2 werden durch einen Übernahmetakt UB mit einer Folgefrequenz von 7,2 kHz in einen Zwischenspeicher ZS eingespeichert. Anschließend werden die gespeicherten Teilsummen Γ11 bzw. T21 an eine Addierstufe abgegeben. Die Addierstufe besteht beispielsweise aus einem digital arbeitenden Volladdierer, der die beiden in digitaler Form vorliegenden Teilsummen TH und T21 addiert und dem ein Digital-Analog-Wandler nachgeschaltet ist an dessen Ausgang die phasendifferenzmodulierten Datensignale DS abgegeben werden. Die Addierstufe kann auch aus zwei Digital-Analog-Wandlern DA 1 und DA 2 und einem nachgeschalteten, anaiog arbeitenden Summierer SUgebildet werden. Die Digital-Analog-Wandler DA i bzw. DA 2 erzeugen den Teilsummen TH bzw. Γ21 zugeordnete Analogsignale T12 bzw. T22 und der aus einem Operationsverstärker V und drei Widerständen Rl bis R 3 gebildete Summierer addiert die Analogsignale T12 bzw. Γ22 und gibt an seinem Ausgang die Datensignale DSab.

Wie bereits angegeben wurde, erfolgt die Modulation der Ausgangssignale des Sendefilters durch abwechselnde Multiplikation mit den Hauptwerten der Trägersignale TRl und TR 2. Zu diesem Zweck wird dem Zwischenspeicher ZS ein Modulationssignal MD mit einer Folgefrequenz von 1800Hz zugeführt, das immer dann in den Zwischenspeicher ZS die Teilsummen Tl und T2 invertiert bzw. nichtinvertiert einspeichert wenn die Trägersignale TRl und TR 2 negatives bzw. positives Vorzeichen haben. Der Zwischenspeicher ZS wird außerdem mit dem Abtasttakt Arndt der Folgefrequenz von 14,4kHz jeweils zurückgesetzt, damit die Signale Γ12 und Γ22 keinen treppenförmigen Verlauf, sondern einen impulsfönnigen Verlauf aufweisen und eine günstige Spektralverteilung der Datensignale ßSerreicht wird.

Zum Zeitpunkt 12 in Fig.2 sind alle Komponenten ρ 1 bis ρ 6 und q 1 bis q 6 durch die Codesignale S, Cvasd B im Schieberegister eingespeichert Der Taktimpuls AfThat den Binärwert 1 und der Multiplexer Afschaltet

die den Komponenten ρ zugeordneten Werte zum Festwertspeicher durch. Der Abtastzähler AZ, der ständig von 0 bis 8 gezählt wird, um die neun Abtastwerte des Datensignals DS zu erhalten, hat den Zählerstand 0. Aus dem Festwertspeicher werden die > Teilsummen Tl und T2 ausgelesen, die unter der durch die Signale Z und die vom Multiplexer M abgegebenen Signale angegebenen Adresse gespeichert sind. Die Teilsumme Tl ist die Summe aus den Produkten

pl-C45+p2C36+p3 C27, "'

während die Teilsumme T2 gleich ist der Summe aus den Produkten

p4· C18+p5 ■ C9+p6· CO. ,.

Die Produkte pi ■ //45, p5 · //9 und p6 · WO sind durch die Koeffizienten Ki, K 5 und K 6 zum Zeitpunkt 12 dargestellt Das Trägersignal TR 1 hat zum Zeitpunkt i2 den Wert 0 und wird für die Modulation nicht berücksichtigt Das Trägersignal Γ2 hat positives -> <> Vorzeichen und das Modulationssignal MD hat daher den Binärwert 1. Die Teilsummen Tl und T2 werden damit nicht invertiert durch das Signal UB in den Zeichenspeicher ZS eingespeichert. Mit der Rückflanke des Abtasttakts AT wird der Zwischenspeicher ZS r> gelöscht, so daß an den Digital-Analog-Wandlern DA 1 und DA 2 impulsförmige Signale T12 bzw. T22 abgegeben werden. Zum Zeitpunkt /3 hat der Taktimpuls MT den Binärwert 0 und es werden daher die den Komponenten q zugeordneten Codesignale Cl bis C6 und Bi bis ff 6 zum Festwertspeicher durchgeschaltet. Der Abtastzähler AZ hat den Wert 2 und aus dem Festwertspeicher werden die dem Datensignal DS zu diesem Zeitpunkt zugeordneten Teilsummen Tl und T2 ausgelesen. Das Trägersignal TA 2 hat zu diesem Zeitpunkt den Wert 0, während das Trägersignal TI negatives Vorzeichen hat Das Modulationssignal MD hat den Binärwert 0 und die Teilsummen Tl und T2 werden zur Modulation invertiert in den Zwischenspeicher ZSeingespeichert In ähnlicher Weise werden die Datensignale DS zu den Abtastzeitpunkten 4, 6 und 8 ermittelt Zu den Abtastzeitpunkten 1,3,5 und 7 werden die Datensignale DS erst während der nächstfolgenden Periodendauer T ermittelt Anschließend erfolgt wieder die Ermittlung der Datensignale DS zu den geradzahligen Abtastzeitpunkten.

Es ist auch möglich, im Festwertspeicher keine Teilsummen Tl und T2, sondern alle möglichen Gesamtsummen zu speichern. Dies erfordert jedoch einen sehr großen Speicheraufwand. Durch die Speicherung von zwei oder mehr Teilsummen, die anschließend ohne Akkumulation summiert werden, wird dieser Speicheraufwand erheblich reduziert Beispielsweise kann der Festwertspeicher dann aus den beiden Speichern SPi und SP 2 aufgebaut werden, die jeweils eine Speicherkapazität von 8 kBit aufweisen.

Hierzu 2 Blatt Zeichnungen

Claims (8)

Patentansprüche:

1. Schaltungsanordnung zum Erzeugen von phasendifferenzmodulierten Datensignalen, die einen Codierer enthält, der von einer Datenquelle abgegebenen Eingangssignalen die Phasenlagen s darstellende, in zwei orthogonale Kanäle aufgeteilte Codesignale zuordnet, die unter Verwendung eines Festwertspeichers zu vorgegebenen Abtastzeitpunkten Summen von Produkten aus den Codesignalen und die zeitlich begrenzte Impulsantwort ι υ eines Sendefilters darstellenden Stützwerten bildet und die mit Momentanwerten von orthogonalen Trägersignalen multiplizierten Summen als Datensignale abgibt, dadurch gekennzeichnet,

daß ein Schieberegister (R 1 bis R 3) vorgesehen ist, das jeweils eine der Dauer der Impulsantwort zugeordnete Anzahl von aufeinanderfolgenden Codesignalen (S, B, Q speichert, daß dem Schieberegister (R 1 bis A3) ein Multiplexer (M) nachgeschaltet ist, der abwechselnd die Codesignale (S, B bzw. Q B) der beiden orthogonalen Kanäle (p, q) zu ersten Adresseneingängen des Festwertspeichers (SP 1, SP2) durchschaltet, daß ein Adressenzähler (AZ) vorgesehen ist, der durch einein Abtasttakt (A T) fortgeschaltet wird und dessen Ausgänge mit zweiten Adresseneingängen des Festwertspeichers (SP 1, SP2) verbunden sind, daß der Festwertspeicher (SPi, SP2) Teilsummen (Ti, T2) der Produkte aus den Stützwerten (H)und den Codesignalen (S, B, C) enthält und zu durch den Inhalt des Adressenzählers (AZ) festgelegten Zeitpunkten die Teilsummen (Ti, T2) gleichzeitig ausgibt und

daß eine Addierstufe (DA 1, DA 2, SU) vorgesehen ist, die die mit den Momentanwerten der orthogonalen Trägersignale (TRi, TR2) multiplizierten Teilsummen (TH, T2i) summiert und die Datensignale (DS) abgibt

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Addierstufe Digital-Analog-Wandler (DAi, DA2) enthält, denen die Teilsummen (TU, T2i) zugeführt werden und eine analog arbeitende Summierstufe (SU) enthält, die mit den Ausgängen der Digital-Analog-Wandler (DA 1, DA 2) verbunden ist und die die Datensignale (DSJabgibt

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Addierstufe aus einem digital arbeitenden Volladdierer gebildet wird, dessen Eingängen die Teilsummen (TU, T2i) ^r>o zugeführt werden und der an seinem Ausgang über einen Digital-Analog-Wandler die Datensignale (DSJabgibt

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß im Verbindungsweg zwischen dem Festwertspeicher (SP 1, SP2) und der Addierstufe ein Zwischenspeicher (Z5^vorgesehen ist, in dem in Abhängigkeit von der Polarität der Trägersignale (TRl, TR2) die Teilsummen (Ti, T2) invertiert oder nichtinvertiert gespeichert werden.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß einem Rücksetzeingang des Zwischenspeichers (ZS) der Abtasttakt (A T) zugeführt wird.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, bei der die Phasenlagen der Datensignale vektoriell dargestellt werden, dadurch gekennzeichnet, daß der sich ergebende Phasenstern derart gedreht ist, daß die Vektoren (Vn, V(n+1)) immer durch zwei orthogonale Komponenten (pn, qa und ρ(π+\\φ+\)) dargestellt werden.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Codesignale (S, C, B) die Phasenlagen durch drei Binärzeichen codieren, wobei ein Binärzeichen (C) das Vorzeichen der dem ersten Kanal zugeordneten horizontalen Komponente (qX ein Binärzeichen (S) das Vorzeichen der dem zweiten Kanal zugeordneten vertikalen Komponente (p)und ein Binärzeichen (B) den Betrag der horizontalen bzw. vertikalen Komponente (qbzw.p) angibt

8. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Festwertspeicher aus mehreren Speichereinheiten (SPi, SP2) gebildet wird, aus denen die jeweiligen Teilsummen (Ti, T2) gleichzeitig ausgelesen werden.