DE2442758C3

DE2442758C3 - Pulse number multiplier

Info

Publication number: DE2442758C3
Application number: DE19742442758
Authority: DE
Inventors: Ian T. Los Altos; Mac Leod Kenneth J. San Jose; Calif. Band (V.StA.)
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1973-10-12
Filing date: 1974-09-06
Publication date: 1977-01-13

Description

stufen ein Steuerwort von der Steuerwo.-tqueUe und das Eingangssignal (1) empfängt und ein Ausgangssignal (2) bei Erscheinen aller dieser Signalestep a control word from the control word tqueUe and receives the input signal (1) and an output signal (2) when all of these signals appear

erzeugt , .generated , .

4 Impulszahlmultiplizierer nach Anspruch 1. dadurch gekennzeichnet daß ein Prioritätscodierer (70) vorgesehen ist der die Ubertragssignale jeder Zählerstufe empfängt und die Zählersnjfe mn dem jeweils niedrigsten Stellenwert ohne Ubertragsabgabe ermittelt und ein Codiersignal zur Identifizierung dieser Zählersiufe erzeugt; daß ein erster Multiplexer (50) das Codiersignal und die Zählausgangssignale (111 bis 118) der Zählerstufen empfängt und nur bei Erscheinen des Codiersignals und eines von der identifizierten Zählerstufe erzeugten Ausgangssignals ein Ausgangssignal (200) erzeugt; daß eine Steuerwortquelle (18) Steuerworte (201) auf das Codiersignal hin erzeugt; und daß die Torschaltung (30) das Ausgangssignal des ersten Multiplexers (200), das Steuerwort (201) und ein Eingangssignal (17) empfängt und bei Auftreten aller dieser Signale ein Ausgangssignal (2) abgibt.4 pulse number multiplier according to claim 1, characterized in that a priority encoder (70) is provided that receives the carry signals of each counter stage and the counter snjfe mn dem In each case, the lowest value is determined without a transfer fee and a coding signal for identification this counter level is generated; that a first multiplexer (50) receives the coding signal and the count output signals (111 to 118) of the counter stages and only when the coding signal appears and an output signal generated by the identified counter stage generates an output signal (200); that a control word source (18) control words (201) to the coding signal generated; and that the gate circuit (30) the output signal of the first multiplexer (200), the control word (201) and an input signal (17) receives and when all these signals occur emits an output signal (2).

5. Impulszahlmultiplizierer nach einem der An-SDrüche 1 bis 4, dadurch gekennzeichnet, daß die Steuerwortquelle einen Festwertspeicher enthält.5. pulse number multiplier according to one of the claims 1 to 4, characterized in that the Control word source contains a read-only memory.

6. Impulszahlmultiplizierer nach einem der Ansprüche 1 bis 4. dadurch gekennzeichnet, daß die Steuerwortquelle ein Schieberegister enthält, welches synchron mit dem Eingangssignal verschoben wird.6. pulse number multiplier according to any one of claims 1 to 4, characterized in that the Control word source contains a shift register, which shifts synchronously with the input signal will.

Die Erfindung betrifft ein Impulszahlmultiplizierer gemäß dem Oberbegriff des Anspruchs 1.The invention relates to a pulse number multiplier according to the preamble of claim 1.

Bekannte Impulszahlmultiplizierer dieser Art (GB-PS 10 70 855) benötigen für jede Kommastelle des Multiplikators eine eigene Multiplizierschaltung. Der Schaltungsaufwand wächst dadurch stark an, wenn die Stellenzahl erhöht wird. Soll sich der Aufwand in vertretbaren Grenzen halten, m:iß man sich mit wenigen Kommastellen zufriedengeben.Known pulse number multipliers of this type (GB-PS 10 70 855) require des for each decimal point Multiplier has its own multiplier circuit. The circuit complexity increases sharply when the Number of digits is increased. If the effort is to be kept within reasonable limits, you have to work with a few Satisfy the decimal places.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, Schaltungsaufwand bezüglich der Multipliziereinrichtung einzusparen, so daß auch höhere Stellenzahlen des Multiplikators realisierbar sind. Die Lösung dieser Aufgabe ist im Anspruch 1 gekennzeichnet.The present invention is based on the problem of circuit complexity with regard to the multiplier to save, so that higher numbers of digits of the multiplier can be realized. The solution this task is characterized in claim 1.

Erfindungsgemäß ist also nur eine einzige Multipliziereinrichtung vorhanden, die nach Bedarf mit den einzelnen Kommastellen des Zählers verbunden wird. Zur Erhöhung der Stellenzahl ist daher lediglich eine Erweiterung des Zählers, nicht jedoch der Multipliziereinrichtung erforderlich. Eine aufwandsbedingte Begrenzung der Stellenzahl gibt es daher nicht.According to the invention, there is only a single multiplier that can be used with the individual decimal places of the counter. To increase the number of digits, there is only one Extension of the counter, but not the multiplier required. An effort-related limitation the number of digits does not therefore exist.

In den Unteransprüchen sind vorteilhafte Ausführungsformen bzw. Weiterbildungen der Erfindung gekennzeichnet. Advantageous embodiments and further developments of the invention are characterized in the subclaims.

Ausführungsbeispiele der Erfindung werden im folgenden an Hand der zugehörigen Zeichnung erläutert. In der Zeichnung zeigtEmbodiments of the invention are explained below with reference to the accompanying drawing. In the drawing shows

F i g. 1 ein Blockschaltbild eines einstelligen lmpulszahlmultiplizierers, F i g. 1 is a block diagram of a single-digit pulse number multiplier,

F i g. 2 ein Blockschaltbild eines achtstelligen Impulszahlmultiplizierers, F i g. 2 is a block diagram of an eight-digit pulse number multiplier,

F i g. 3 ein Blockschaltbild einer anderen Ausführungsform der Erfindung, in welcher elektronische Zähler und Steuerwortquellen mit Ausgängen für drei Zu-F i g. 3 is a block diagram of another embodiment of the invention in which electronic meters and control word sources with outputs for three access

stände verwendet werden,booths are used,

Fig.4 ein Blockschaltbüd einer Ausführungsform der Erfindung, bei welcher Steuerworte in einem Speicher gespeichert sind und die einen Multiplexer benötigt, - _s 4 shows a block diagram of an embodiment of the invention in which control words are stored in a memory and which require a multiplexer, - _s

Fig.5 ein Blockschaltbüd einer weiteren Ausführungsform der Erfindung, bei welche:· Steuerworte in einem Speicher gespeichert sind y»id die keinen Multiplexer benötigt und5 shows a block diagram of a further embodiment of the invention, in which: · Control words in a memory is stored y »id which do not have a multiplexer needed and

Fig.6 ein Blockschaltbild einer Ausführungsform der Erfindung, bei welcher Schieberegister für Zähl- und Multiplexaufgaben benutzt werden.6 shows a block diagram of an embodiment of the invention, in which shift register for counting and multiplexing tasks can be used.

Die hi F i g. 1 dargestellte Schaltung erzeugt für jede Gruppe von 10 Impulsen eines eingegebenen Impulszuges 1 null bis neun Ausgangsimpulse 2 unter Steuerung durch einen programmierbaren BCD-Eingang 40. Ausgangssignale A, B, C und D eines dekadischen BCD-Zählers 10 werden von einer Umwandlungslogik 20 benutzt, um Kurven W, K Y und Z zu erzeugen, welche sich im logischen Zustand »1« während einer, zweier, vier bzw. acht Taktzeiten von zehn F^:ngangsimpulsen befinden. Die Lagen der logischen Zustände »1« von W. X und Y sind so gewählt, daß sie sich nicht überlappen. Das gleiche gilt für die logischen Zustände »1« von W und Z wie in F i g. 1 gezeigt ist. Diese Kurven und die Programmeingänge 40 werden dann selektiv in einem ODER-Glied 29 kombiniert, das eine Kurve erzeugt, die sich während null bis neunTaktzeiten im logischen Zustand »1« befindet Dieses Ausgangssignal steuert den Durchlaß der Eingangsimpulse. In F i g. 1 bewirkt eine binärcodierte Ziffer (BCD) 6 (0110) am Programmiereingang 40, daß durch ein Imp^isgatter (UND-Glied) 32 sechs von zehn Eingangsimpulsen zum Ausgang 2 durchgelassen werden.The hi F i g. 1 generates zero to nine output pulses 2 for each group of 10 pulses of an input pulse train 1 under the control of a programmable BCD input 40. Output signals A, B, C and D of a decadic BCD counter 10 are used by a conversion logic 20, to produce curves W, KY and Z, which located in the logic state "1" during one, two, four or eight times out of ten clock ^F: are ngangsimpulsen. The positions of the logical states "1" of W. X and Y are chosen so that they do not overlap. The same applies to the logical states "1" of W and Z as in FIG. 1 is shown. These curves and the program inputs 40 are then selectively combined in an OR gate 29 which generates a curve which is in the logic state "1" for zero to nine clock times. This output signal controls the passage of the input pulses. In Fig. 1 causes a binary coded digit (BCD) 6 (0110) at the programming input 40 that six out of ten input pulses are allowed to pass through to the output 2 through an pulse gate (AND element) 32.

Bei einer ersten bevorzugten Ausführungsform der Erfindung, die in F i g. 2 dargestellt ist. wird das Ausgangssignal jeder Dekade wie im Falle der einstelligen Anordnung gemäß F i g. 1 gebildet. Im gezeigten Ausführungsbeispiel ist η = 8 und r = 10, d. h. in anderen Worten, es handelt sich um einen achtstelligen dezimalen im Zeitmultiplexverfahren arbeitenden Impulszahlmultiplizierer. Bei dieser Anordnung können konventionelle elektronische Dekadenzähler verwendet werden, die als integrierte Schaltkreise aufgebaut sind.In a first preferred embodiment of the invention, which is shown in FIG. 2 is shown. becomes the output signal of every decade as in the case of the single-digit arrangement according to FIG. 1 formed. In the exemplary embodiment shown, η = 8 and r = 10, that is to say, in other words, it is an eight-digit decimal pulse number multiplier operating in the time division multiplex process. With this arrangement, conventional electronic decade counters constructed as integrated circuits can be used.

Der inaktive Zustand S jeder Dekade wird als »9« angenommen. Mit dieser Wahl macht man sich den Vorteil zunutze, daß die konventionellen integrierten Schaltkreise ein mit Zählende (TC) bezeichnetes Ausgangssignal erzeugen, daß sich nur dann auf dem logischen Niveau »1« befindet, wenn sich die Dekade auf dem Zählerstand »9« befindet. Durch Prüfung der TC-Ausgänge 101 bis 108 wird die Entscheidung getroffen, welche Dekade mit dem Impulsauswählcr im Zeitmultiplexverfahren verbunden werden soll. Ein Prioritäts-Codierer 70 kann eine konventionelle Codierschaltung in integrierter Form sein. Diese Codierschallungen sind Prioritäts-Codierer mit acht Eingängen, die die jeweils am schnellsten zählende Dekade auswählen, die sich nicht im Zustand »9« befindet und eine Stellenauswahlcode erzeugen, der diese Dekade identifiziert.The inactive state S of every decade is assumed to be "9". With this choice one takes advantage of the fact that the conventional integrated circuits generate an output signal called end of count (TC) that is only at logic level "1" when the decade is at count "9". By checking the TC outputs 101 to 108 , the decision is made as to which decade is to be connected to the pulse selector using the time division multiplex method. A priority encoder 70 can be a conventional coding circuit in integrated form. These coding sounds are priority coders with eight inputs that select the fastest counting decade that is not in the "9" state and generate a digit selection code that identifies this decade.

Alle acht Zähl-Ausgangssignale 111 bis 118 werden durch einen ersten Multiplexer 50 entsprechend dem Codiersignalausgang des Prioritäts-Codierers 70 über eine Zählerleitung 200 im Zeitmultiplexverfahren in den Impulsauswähler 30 eingegeben. Entsprechende Steuerworte 121 bis 128, die von einer Reihe von Verriegelungsschaltungen erzeugt werden, werden über einen zweiten Multiplexer 60 entsprechend dem CodiersignaJ-Ausgang des Prioritatscodierers 70 über eine Steuerwortleitung 201 im Zeitmultiplexverfahren in den Impulsauswähler 30 gegeben. Da in der Kette die erste Dekade 11, die dem niedrigsten Stellenwert ent spricht, zehnmal so schnell zählt wie die zweite Dekade 12, erzeugt sie zehnmal so viele Ausgangsimpulse. Alle Ausgangsimpulse der zweiten Dekade 12 werden auf die Zählerleitung 200 gegeben, wenn sich die erste Dekade 11 im Zustand »9« befindet. In ähnlicher Weise können die Ausgangsimpulse der dritten Dekade 13 auf die Zählerleitung 200 gegeben werden, wenn die ersten beiden Dekaden 11 und 12 sich im Zustand »99« befinden. Entsprechendes gut für die folgenden Dekaden 14 bis 18. Zur Verringerung des Bedarfs an Raum, Zählern und Energie weist die erste Ausfiihrungsform in der Umwandlungs- und der Kombinalionsschaltung 32 bzw. 34 (Fi g. 1) nur eine Stelle auf und verbindet die acht Dekadenzähler U bis 18 mit dem Impulsauswähler 20 im Zeitmultiplexverfahren in der oben dargestellten und in Verbindung mil F i g. 2 erläuterten Reihenfolge.All eight counting output signals 111 to 118 are input to the pulse selector 30 by a first multiplexer 50 in accordance with the coding signal output of the priority encoder 70 via a counter line 200 using the time division multiplex method. Corresponding control words 121-128 that are generated by a number of latch circuits is supplied through a second multiplexer 60 in accordance with the output of the CodiersignaJ Prioritatscodierers 70 via a control word line 201 in a time division in the pulse selector 30th Since the first decade 11 in the chain, which corresponds to the lowest value, counts ten times as fast as the second decade 12, it generates ten times as many output pulses. All output pulses of the second decade 12 are sent to the counter line 200 when the first decade 11 is in the "9" state. In a similar way, the output pulses of the third decade 13 can be sent to the counter line 200 if the first two decades 11 and 12 are in the "99" state. Correspondingly good for the following decades 14 to 18. To reduce the need for space, counters and energy, the first embodiment has only one position in the conversion and combination circuit 32 and 34 (FIG. 1) and connects the eight decade counters U to 18 with the pulse selector 20 in the time division multiplexing method in the above and in connection with FIG. 2 explained sequence.

Eine weitere Packungsersparnis wird durch die in F i g. 3 dargestellte Anordnung erreicht, indem konventionelle elektronische Zähler 211 bis 218 mit Ausgängen 311 bis 318 mit jeweils zwei Zuständen benutzt werden, die als integrierte Schaltkreise ausgebildet sein können. Eine Prioritäts-Freigabeeinrichtung 72, die aus dem Pnoritätscodierer 70 und einem 3-8-Decoder 71 besteht, legt die jeweils am schnellsten zählende Dekade fest die sich nicht im Zustand »9« befindet und gibt über eine der Freigabeleitungen 91 bis 98 ein Freigabesignal sowohl an den Dekadenzähler als auch an eine Verriegelung mit drei Zuständen ab, die einer spziellen Kontrollwort-Verriegelungsschaltung 81 bis 88 entspricht welche dem Dekadenzähler zugeordnet ist. Da die Zähler 211 bis 218 und die Steuerwort-Verriegelungsschaltungen 81 bis 88 in F i g. 3 jeweils drei Zustände haben, erzeugen sie ein Ausgangssignal, auf die der Impulsauswähler 30 nur reagiert, wenn ihm ein Freigabesignal zugeführt wird. Der Zeitniuitiplexvorgang wird durch aufeinanderfolgende Freigabe eines Dekadenzählers und einer Stelle des Steuerwortes entsprechend den Zuständen aller TC-Ausgänge bewerkstelligt wenn die Zähler ihre Basis durchzählen. In dieser Ausführungsform wird die Multiplexfunkliori durch Kombination und Verbindung der Drei-Zustands-Zähler 211 bis 218, der Drei-Zustands-Verriegelungsschaltungen 81 bis 88 und durch aufeinanderfolgende Freigabe erreicht, die durch Verarbeitung der TC-Ausgänge 101 bis 108 durch die Prioritäts-Freigabeeinrichtung 72 erfolgt wie in F i g. 3 gezeigt ist. Die Drei-Zustands-Verriegelungsschaltungen 81 bis 88 wirken als Steuerwort-Speicher. A further saving in packaging is achieved by the in FIG. 3 achieved by using conventional electronic counters 211 to 218 with outputs 311 to 318 , each with two states, which can be designed as integrated circuits. A priority release device 72, which consists of the priority encoder 70 and a 3-8 decoder 71, determines the fastest counting decade that is not in the "9" state and sends an release signal via one of the release lines 91 to 98 to the decade counter as well as to a three-state interlock, which corresponds to a special control word interlock circuit 81 to 88 which is assigned to the decade counter. Since counters 211 to 218 and control word latch circuits 81 to 88 in FIG. 3 each have three states, they generate an output signal to which the pulse selector 30 only reacts when it is supplied with an enable signal. The time multiplexing process is accomplished by successively enabling a decade counter and a position in the control word according to the states of all TC outputs when the counters count through their base. In this embodiment, the multiplex radio priority is achieved by combining and connecting the three-state counters 211 to 218, the three-state latch circuits 81 to 88 and by successive release obtained by processing the TC outputs 101 to 108 by the priority release device 72 takes place as in FIG. 3 is shown. The tri-state latch circuits 81 through 88 function as control word memories.

In der in Fi g. 4 dargestellten Ausführungsform sind die Steuerworte in einem Speicher 80 gespeichert, z. B. in einem Festwertspeicher oder in einem Speicher für wahlfreien Zugriff. Der Zeitmultiplexvorgang wird durch den ersten Multiplexer 50, der ein spezielles Zählerausgangssignal erzeugt, sowie durch den Speicher 80 durchgeführt, der eine entsprechende Stelle des Steuerwortes auf ein Ausgangssignal vom Prioritätscodierer 70 hin erzeugt Das Codierungsausgangssignal dient als Adresse für den Speicher.In the in Fi g. 4 are illustrated embodiment the control words are stored in a memory 80, e.g. B. in a read-only memory or in a memory for random access. The time division multiplexing process is carried out by the first multiplexer 50, which has a special counter output signal generated, as well as carried out by the memory 80, which has a corresponding position in the control word is generated in response to an output from priority encoder 70. The encoding output serves as the Address for the memory.

In der in Fig.5 dargestellten Ausführungsform der Erfindung erfolgt der Zeitmultiplexvorgang ohne getrennte Multiplexer. Konventionelle elektronische Zähler 211 bis 218 mit Ausgängen mit drei Zuständen können benutzt werden. Die Prioritäts-Freigabeeinrichtung, die aus dem Prioritätscodierer 70 und dem Drei-In the embodiment of the invention shown in FIG. 5, the time division multiplex process takes place without separate multiplexers. Conventional electronic counters are used 211 to 218 can be connected to outputs with three states. The priority release device, which consists of the priority encoder 70 and the three-

Acht-Decoder 71 besteht, stellt die jeweils am schnellsten zählende Dekade fest, die sich nicht im Zustand »9« befindet und erzeugt ein Codiersignal, das einen der Impulszähler 211 bis 218 freigibt und eine bestimmte Stelle des Steuerwortes adressiert, das im Speicher 80 gespeichert ist.Eight decoder 71 determines the fastest counting decade that is not in the state "9" is located and generates a coding signal that enables one of the pulse counters 211 to 218 and a specific one Addressed digit of the control word that is stored in memory 80.

In der in Fig.6 dargestellten Ausführungsform der Erfindung wird eine Übertragsverriegclung 631 zunächst auf einen logischen Zustand »1« gesetzt, und wird zum Inhalt eines ersten Schieberegisters 610 addiert, um aus diesem einen Zähler zu machen. Um um eins weiterzuzählen, werden alle im ersten Schieberegister 610 gespeicherten Bits um ein Bit gleichzeitig und synchron mit einem Eingangssignal 601 über einen Serienaddierer 632 herausgeschoben und zurück in das erste Schieberegister gegeben. Im dargestellten binären Zähler ist der Zustand »9« als logischer Zustand »1« angenommen. Das erste »am schnellsten zählende« Bit, das sich nicht im Zustand »9« befindet, wird durch Auswahl des ersten Bit im »O«-Zustand ausgewählt. *>In the embodiment shown in FIG In accordance with the invention, a carry lock 631 is initially set to a logic state "1", and is added to the content of a first shift register 610 in order to make it a counter. To around To continue counting one, all bits stored in the first shift register 610 are one bit at the same time and shifted out synchronously with an input signal 601 via a series adder 632 and back into the given first shift register. In the binary counter shown, the state "9" is the logical state "1" assumed. The first "fastest counting" bit that is not in the "9" state is through Selection of the first bit in the "O" state selected. *>

Das Ausgangssignal vom ersten Schieberegister 610 und das Eingangssignal 601 werden einem UND-Glied 640 zugeführt. Das Ausgangssignal des UND-Gliedes 640 wird einer Verriegelungsschaltung 650 zugeführt, die anfänglich am Ende jedes Zyklus durch ein Gatter ²S 690 auf den logischen Zustand »0« gesetzt wird. Das erste Bit des Schieberegisters 610 im »O«-Zustand stellt die Verriegelungsschaltung 650 in den Zustand »1« um. Dieser Wechsel im Zustand des Ausgangssignals der Schaltung 650 taktet das jeweilige Bit eines in einem zweiten Schieberegister 620 gespeicherten Steuerwortes in eine Verriegelungsschaltung 660. Am Ende des Zyklus wird die Schaltung 650 wieder zurückgestellt und der Zustand der Schaltung 660 wird in eine Verriegelungsschaltung 670 weitergegeben. Während des nächsten Zyklus wird a*m Ausgang ein Impuls erzeugt, wenn der Zustand der Schaltung 670 »1« ist. Wenn der Zustand der Schaltung 670 »0« ist, wird kein Impuls erzeugt. Das im zweiten Schieberegister 620 gespeicherte Steuerwort 602 wird synchron mit dem Eingangssignal 601 verschoben. Die Schaltung 660 spei-* chert einen Zustand eines entsprechenden Kontrollbits vom zweiten Schieberegister 620, bis alle 16 Bits durchgeschoben worden sind. Die Schaltungen 650, 660 und 670 wählen und speichern das Bit des Steuerwortes, das dem am schnellsten zählenden Bit des Zählers entspricht, welches sich nicht im Zustand »9« befindet. Dadurch wird der erforderliche Zeilmultiplexvorgang in dieser Ausführungsform erreicht. Das zweite Schieberegister 620 dient als Steuerwort-Speicher.The output signal from the first shift register 610 and the input signal 601 are fed to an AND gate 640. The output signal of the AND gate 640 is fed to a latch circuit 650 which is initially set to the logic state "0" ^{at the end of each cycle by a gate 2} S 690. The first bit of the shift register 610 in the "0" state sets the latch circuit 650 to the "1" state. This change in the state of the output signal of circuit 650 clocks the respective bit of a control word stored in a second shift register 620 in a latch circuit 660. At the end of the cycle, circuit 650 is reset and the state of circuit 660 is passed on to a latch circuit 670. During the next cycle, a pulse is generated at a * m output when the state of circuit 670 is "1". When the state of circuit 670 is "0", no pulse is generated. The control word 602 stored in the second shift register 620 is shifted synchronously with the input signal 601. The circuit 660 stores a state of a corresponding control bit from the second shift register 620 until all 16 bits have been shifted through. The circuits 650, 660 and 670 select and store the bit of the control word which corresponds to the fastest counting bit of the counter which is not in the "9" state. This achieves the required line division multiplexing in this embodiment. The second shift register 620 serves as a control word memory.

Die dritte Verriegelungsschaltung 670 legt fest, ob ein Impuls von einem Vier-Bit-Zählcr 600 zu einem Gatter 680 durchgelassen wird oder nicht. Dieser Impuls wird zum Ausgang durchgelassen, wenn das Steuerwort-Bit eine »1« ist, und wird nicht durchgelassen, wenn das Steuerworl-Bit eine »0« ist. Am Ende der sechzehnten Bit-Zeit wird die Verriegelungsschaltung 650 zurückgestellt, und eine dritte Verriegelungsschaltung 670 wird angesteuert. Die Schaltung 650 und die zweite Verriegelungsschaltung 660 beginnen dann mit einem neuen Zählzyklus. Die Impulsauswahl erfolgt im Gatter 6810.The third latch 670 determines whether a pulse from a four-bit counter 600 to a Gate 680 is passed or not. This pulse is allowed to pass through to the output if the Control word bit is a "1" and is not allowed through if the control word bit is a "0". At the end of At the sixteenth bit time, the latch circuit 650 is reset, and a third latch circuit 670 is activated. Circuit 650 and second latch circuit 660 then begin with a new counting cycle. The pulse selection takes place in gate 6810.

Hierzu 6 Blatt ZeichnungenIn addition 6 sheets of drawings

Claims

Patent claims:

24

l..f *, pulse number multiplier for the multiplication of a pulse train with a multiplier value between zero and one with several counter stages each assigned to a decimal point of the multiplier, each with one count and one carry output, the count output signals and the input pulses of the least significant count decade to a gate circuit which, according to a control word corresponding to the multiplier, periodically let through a certain fraction of the number of input pulses to an output with successive sampling of the counter stages by means of a sampling circuit connected to the transmission outputs, a carry occurring in a counter stage blocking the passage of the counter output signals of this counter stage, characterized in that the sampling circuit (50, 60, 70) is constructed in such a way that it receives the count output of the counter stage (11 to 18) which does not just emit a carry signal with the lowest in each case n connects place value with the gate circuit (30).

2. pulse number multiplier according to claim 1. characterized characterized in that the sampling circuit (50, 60, 70) comprises a priority encoder (70) which the Receives carry signals from each counter stage (11 to 18), the counter stage with the lowest value that does not emit a carry signal is determined, and a coding signal for identifying this counter stage generates that a first multiplexer (50) the Coding signal and the counter output signals (111 to 118) of the counter stages and only generates an output signal (200) if the Coding signal and an output signal of the counter stage that occur through the coding signal it is identified that a second multiplexer (60) with the simultaneous occurrence of the coding signal and a control word from the control word source (121 to 128) generates an output signal (201) which the Control word source represents which corresponds to the coding signal, and that the gate circuit (30) is the input signal and receives the output signals (200, 201) of the first and second multiplexers and emits an output signal (2) when all these signals appear.

3. pulse number multiplier according to claim 1, characterized in that each counter stage (211 to 218) has a release input (91 to 93, FIG. 3) and three at a first output (311 to 318) Can assume output states, of which two are in combination with a number of counted pulses and the third corresponds to the condition that there is no release signal, as well as a second output (101 to 108) for the Has carry signal; that a priority release device (72) is provided. the the second Output signals (101 to 108) of each counter stage receives and determines the counter stage that the corresponds to the lowest value without transfer and a release signal to this counter level gives up; that the control word source (81 to 88) is the output signal of the priority release device receives and then generates a plurality of control words (121 to 128); that the gate circuit (30) the output signals (311 to 318) of the counter

758