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DE1589705A1 - Mehrere elektrische Funktionsstufen enthaltende integrierte Schaltung - Google Patents

Mehrere elektrische Funktionsstufen enthaltende integrierte Schaltung

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DE1589705A1
DE1589705A1 DE19671589705 DE1589705A DE1589705A1 DE 1589705 A1 DE1589705 A1 DE 1589705A1 DE 19671589705 DE19671589705 DE 19671589705 DE 1589705 A DE1589705 A DE 1589705A DE 1589705 A1 DE1589705 A1 DE 1589705A1
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silicon
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silicon layer
epitaxially
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Siemens AG
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Description

S ZJIiSlTS ■-^2IZ]HGfUSSLLoCtLiJ1T-
D·ώΐθ in und München' . . " , um inc ο
-.■■.. :■·. München, den"4·JULI ™*
Deutsche IC1I1 Industries G.r;i..b.H.
Vertreter: Dipl.-Ing. Kurt Schellhorn P^ 67/9258 . Patentanwalt
Mehrere elektrische Funkt ionö stuf en enthaltend υ integrierte " '.. - Schaltung.
Sei der-Herstellung von monolithischen integrierten Schaltungen auf Halb] ei terbasis ist das Problem der Isolation einzelner Sauelemente- oder elektrischen Punktions stufen noch nicht in einer technologisch einfachen Welse gelöst ■ -worden, 3o weisen mit Isolationsdiffusion hergestellte integrierte Schaltungen neben fabrikatorischen Nachteilen •vielfach zu hohe kapazitive Kopplungen auf; die Isolation von einkristallinen Silicium-Inseln durch SiOg ist außerordentlich aufwendig; der technisch schwierige Prozeß der epitaxie -von Silicium auf Korund u.a* hat sich bisher ebenfalls nicht auf breiterer Basis durchsetzen können; die Herabsetzung der kapazitiven Kopplungen durch immer v/eitere Verkleinerung der einzelnen Bauelemente findet jedenfalls technologische Grenzen-
Durch jüngste Arbeiten .(Electrochemical Society, June 1967, ■■-Seite 142 c) ist nunmehr bestätigt worden, daß auf Silicium dünne einkristalline Schichten aus Aluminiumsilikaten epitaktisch erzeugt werden können. (Al^O, - c55 ^, SiU2 - 15 i°)· Dieser Prozeß eignet sich vorzüglich zur Massenfabrikation von Halblei terbaueleraenten., und verhindert außerdem die Diffusion von-liatriurnionen.
Die Erfindung geht von der Anordnung aus, bei welcher in bekannter V/ei:5e auf einer Silicium-Unterlage als MuLterkristall ein die Gitterstruktur des Slliciums fortsetzender
' v ' BAD ORIGINAL
009818/0904 - 2 -
■ eiiikristalliner isolierender 'film aus Äluniiniumsili}raten epitaktisch aufgebracht ist.
Der Erfindung liegt die .aufgäbe zugrunde, eine uehere c-l&k-trisclie Funktionsstufen enthaltende integrierte iijhaltung zu verwirklichen, bei welcher die,einzelnen Funktionsatufon gegeneinander galvanisch und kapazitiv niciit uurch in Spürrichtung vorgespannte pn-Übergänge, sondern durch hochisolierende Schichten voneinander getrennt sind. Dies wird gemäß der Erfindung dadurch erreicht, daß die einzelnem, einer gegenseitigen Entkopplung bedürfenden elektrischen Funktionsstufen der Schaltung in je einer dünnen, 'epitaktisch auf einem Isolierfilm aus Aluminiumsilikaten aufgewachsenen Silicium-Schicht untergebracht sind, die von der jeweils nächsten Silicium-Schicht durch je einen, seinerseits upitaxisch auf der vorhergehenden Silicium-Seliicht aufgewachsenen Isolierfilm gleicher Zusammensetzung getrennt ist.
Die Verbindungen zwischen den einzelnen Funktionsstufen erfolgt durch die Isolierfilme durchsetzende, mi b ebenfalls epitaxisch aufgebrachten Silicium ausgefüllte Kanäle.
Durch die hochisolierenden Filme aus Alumniunisilikaten sind die Vorteile der Epitaxie auf Korund erreicht, ohne aber ihre lachteile zu übernehmen, die sowohl in der schwierigen Technologie des Korund als auch in der geringen Wirtschaftlichkeit liegen. In vorteilhafter■ .Weilerführung des Erfindungsgedankens ergibt sich eine räumliche Erweiterung der Unterbringungsmöglichkeiten für Bauelemente dadurch, da;.} die Siliciumunterlage die für mehrere Funk ti oiiü stuf en gemeinsamen Bauelemente enthält, die nicht den strengen Isolationsbedingungen der zu den einzelnen Funktionss tufen gehörenden Bauelemente unterworfen, sind.
BADORlGW - 3 -
009818/0904
S.wo'qlaaäßig können die Anschlüsse für die Versorgungsspannung an die Siliciumunterlage geführt sein.
■"-*'■-■■"■ ■ '■ ■ ■ "
Die das Hutzsignal oder die Steuerkriterien zuführenden "bzw. weiterleitenden Anschlüsse wird man dagegen auf dem die oberste Silicium-Schicht bedeckenden Isolierfilm vorsehen.
,Im folgenden wird anhand einer schematisehen Darstellung ein "'"jius-führungsbeispiel zur erfindungsgemäßen mehrstufigen integrierten 'Schaltung- im Schnitt dargestellt.
^Xi f einer Halblt'iterunterlage aus hochreinem .Silicium ist o-iii die Gitterstruktur des Siliciums fortsetzender Isolierfilm 2 aus ixluminiumsilikaten epitaxisch aufgewachsen. Das Aluiainiumsilikat besteht aus ca. minimal 85 $ AIpO- und ca. rna::imal 15 > SiOp5
Dieser IsäLierfilm dient nun wiederum als Unterlage für eine epituxisch aufgebrachte und dalier einkristalline dünne Siliciürd-Schicht 5 · Die Silicium-Schichl; 3 enthält die nach den bekannten Methoden hergestellten passiven und aktiven Bauelemente einer Funktionsstufe der mehrstufigen integrierten Schaltung. Diese Punktionsstufe in der Schicht 3 ist sowohl gegen die Siliciumunterlage 1, als auch gegenüber der in der darüber befindlichen Silicium-Schicht 3a untergebrachten Punktionsstufe durch je einen einkristallinen Isolierfilm 2 υζν/. 2a galvanisch und kapazitiv entkoppelt. Die für die "üljortragung des Mutzsignals und der Versorgungsspannung notwendigen Verbindungen zwischen den einzelnen Silicium-Schichton 2, 3a, 3b usv/. erfolgen durch 'die IsolierfüLe 2, 2a, 2b usw. durchsetzende leitende Kanäle 4· Diese leitende Kanäle 4 können bereits bei bem Aufwachsproζeß des umgebenden Isolierfilms 2, 2a, 2b usw. ausgespart bleiben. Beim darauffolgenden
floeei8/o?ot
Aufbringen der jeweils darüberliegenden Gilieiun-ochicht 5, 3a, 3b usw. v/erden sie mit einkristallinen, ggf. entsprechend dotierten Silicrum ausgefüllt und stellen somit eine ggf. niederohmige Verbindung zwischen den einzelnen Stufen dar.
Di3 Silioiumuriterlage 1'bietet sich als linLcrbringungsort für diejenigen Sehalterelemente der integrierten Sohalterelemcnte an, die mehreren Stufen gemeinsam zugeordnet sind und deswegen nicht den Isolationsbedingungen der einzelnen Stufen genügen müssen. Hier wird sich meistenteils um Stromversorgunf--sglieder und dergleichen handeln. In diesem Falle kann es zweckmäßig sein, a.uch die Anschlüsse 5 für die Storrnversorgung und die ürde an der Siliciuia-Unterlage 1 anzubringüii.
Die das iJutzsignal oder die Steuerkriterien zuführnnden bzv/. weiterleitenden Anschlüsse 6 w.ird man dagegen "auf den die oberste Silicium-Schicht 3b bedecktenden Isolierfilm 2c vorsehen.
Durch die erfindungsgtmäße Vielfachschichtung von einkritrtr 1-linen Halblei ter- und einkristallinen Isolationsmaterial lülät sich eine Packungsdichte von Bauelementen erreichen, die mit keiner anderen Anordnung bisher möglich gewesen ist. Die mehrstufige integrierte Schaltung nach der jJ^findung stellt ein modernes Analogon zu der bekannten Llikromodultechnik dar, die jedoch die Verbindungen zwischen den einzelnen Punktionsstufen an den Begrenzungsflächen der übereinand&rgeschichteten keramischen Schaltungsplatten enthält. Im Gegensatz zur Mikromodultechnik handelt es sich bei der Erfindung um einen von der SiIicium-Unterlabe bis zur obersten Isolierschicht aus Aluminiumsilikat einrMstallinen Block.
- 5 009818/0904

Claims (4)

P a t e η b a η s ρ r ü c h e
1. Mehrere elektrische Punk "ti ons s tufen enthaltende integrierte Schaltung, insbesondere} für die Höchstfrequenztechnik, "bei welcher auf einer Silicium-Unterlage als Mutterteristall ein die Gitterstruktur des Siliciums fortsetzender, einkristalliner isolierender PiIm aus aIuminiunisilikaten'epitaxisch aufgebracht ist, dadurch gekennzeichnet, daß die einzelnen, einer gegenseitigen Entkopplung bedürfenden Stufen der Schaltung in je einer dünnen, epi taxi sch auf einem Isolierfilm aus vLluminiumsilikaten (2, 2ε, 2b usw) aufgewachsenen Siiicium-Schicht (3, 3a, 5b usw.) untergebracht sind, die von der jeweils nächsten Silicium-Sohicht (3, 3a, 3b) durch je einen, seinerseits epitaxisch auf der vorhergehenden Silicium-Schicht (3, 3a, 3b) aufgewachsenen Isolierfilm gleicher Zusammensetzung (2, 2a, 2b) getrennt ist und da3 die Verbindungen zwischen den einzelnen Stufen durch die luoiierfilme (2, 2a, 2b) durchsetzende, mi U ebenfalls epitaxisch aufgobraohten Silicium ausgefüllte Kanäle (4) erfolgt.
2. Integrierte Schaltung nach Anspruch 1, dadurch gukeimzeichnt, da;.·; die Silieiumunlerlage (1) die für mehrere Stufen gemeinsamen Bauelemente, wie Stromversorgungsglieder enthält.
3. Integrierte Schal itLiij nach Anspruch 1 , dadurch gekennzeichnet, daß die das Nutzsignal oder die Steuerkriterien zuführenden bzv/. Wüi teriei tenden Anschlüsse auf den die obfrate Silizium-Schicht (3b) bedeckenden Isolierfilm (2b) vorgösehun sind.
4. Integrierte Schaltung nach Anspruch I und 2, dadurch gekennzeichnet, daß die ^uiüchlüsöe für die Versorgungsspannung an die SIliciumunturlage ( 1) gufLilirL sind.
BAD ORIGiNAL
0 0 9818/0904
Le e rs e i te
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SE (1) SE338807B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0076101A2 (de) * 1981-09-25 1983-04-06 Kabushiki Kaisha Toshiba Verfahren zum herstellen einer gestapelte Halbleiteranordnung

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4046954A (en) * 1973-12-19 1977-09-06 Rockwell International Corporation Monocrystalline silicates
US4005452A (en) * 1974-11-15 1977-01-25 International Telephone And Telegraph Corporation Method for providing electrical isolating material in selected regions of a semiconductive material and the product produced thereby
JPS5272399A (en) * 1975-12-13 1977-06-16 Fujitsu Ltd Method and apparatus for growth of single crystals of al2o3 from gas p hase
US4180618A (en) * 1977-07-27 1979-12-25 Corning Glass Works Thin silicon film electronic device
DE2832012A1 (de) * 1978-07-20 1980-01-31 Siemens Ag Verfahren zum herstellen einer dreidimensionalen integrierten schaltung
JPS5534489A (en) * 1978-09-01 1980-03-11 Pioneer Electronic Corp Manufacture of semiconductor device
DE2902002A1 (de) * 1979-01-19 1980-07-31 Gerhard Krause Dreidimensional integrierte elektronische schaltungen
EP0020135A1 (de) * 1979-05-29 1980-12-10 Massachusetts Institute Of Technology Dreidimensionale Integration durch graphische Epitaxie
US5298787A (en) * 1979-08-10 1994-03-29 Massachusetts Institute Of Technology Semiconductor embedded layer technology including permeable base transistor
JPS57211267A (en) * 1981-06-22 1982-12-25 Toshiba Corp Semiconductor device and manufacture thereof
JPS5837949A (ja) * 1981-08-31 1983-03-05 Toshiba Corp 集積回路装置
JPS5890769A (ja) * 1981-11-25 1983-05-30 Mitsubishi Electric Corp 積層半導体装置
JPH0636423B2 (ja) * 1982-06-22 1994-05-11 株式会社日立製作所 三次元構造半導体装置
US4554570A (en) * 1982-06-24 1985-11-19 Rca Corporation Vertically integrated IGFET device
US4720738A (en) * 1982-09-08 1988-01-19 Texas Instruments Incorporated Focal plane array structure including a signal processing system
US4522661A (en) * 1983-06-24 1985-06-11 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Low defect, high purity crystalline layers grown by selective deposition
US4612072A (en) * 1983-06-24 1986-09-16 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method for growing low defect, high purity crystalline layers utilizing lateral overgrowth of a patterned mask
US4692994A (en) * 1986-04-29 1987-09-15 Hitachi, Ltd. Process for manufacturing semiconductor devices containing microbridges
US4829018A (en) * 1986-06-27 1989-05-09 Wahlstrom Sven E Multilevel integrated circuits employing fused oxide layers
US4766516A (en) * 1987-09-24 1988-08-23 Hughes Aircraft Company Method and apparatus for securing integrated circuits from unauthorized copying and use
FR2629637B1 (fr) * 1988-04-05 1990-11-16 Thomson Csf Procede de realisation d'une alternance de couches de materiau semiconducteur monocristallin et de couches de materiau isolant
DE3828812A1 (de) * 1988-08-25 1990-03-08 Fraunhofer Ges Forschung Dreidimensionale integrierte schaltung und verfahren zu deren herstellung
US5163005A (en) * 1990-12-19 1992-11-10 The United States Of America As Represented By The Secretary Of The Air Force Method of cloning printed wiring boards
US5202754A (en) * 1991-09-13 1993-04-13 International Business Machines Corporation Three-dimensional multichip packages and methods of fabrication
US5670824A (en) * 1994-12-22 1997-09-23 Pacsetter, Inc. Vertically integrated component assembly incorporating active and passive components
US7033891B2 (en) * 2002-10-03 2006-04-25 Fairchild Semiconductor Corporation Trench gate laterally diffused MOSFET devices and methods for making such devices
US10388568B2 (en) * 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0076101A2 (de) * 1981-09-25 1983-04-06 Kabushiki Kaisha Toshiba Verfahren zum herstellen einer gestapelte Halbleiteranordnung
EP0076101A3 (en) * 1981-09-25 1984-09-05 Kabushiki Kaisha Toshiba Stacked semiconductor device
US4569700A (en) * 1981-09-25 1986-02-11 Tokyo Shibaura Denki Kabushiki Kaisha Method of manufacturing a stacked semiconductor device

Also Published As

Publication number Publication date
NL6815878A (de) 1969-05-19
FR1601332A (de) 1970-08-17
GB1200534A (en) 1970-07-29
SE338807B (de) 1971-09-20
AT287790B (de) 1971-02-10
US3564358A (en) 1971-02-16
CH474864A (de) 1969-06-30

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