Nothing Special   »   [go: up one dir, main page]

CN1717748A - 驱动非易失性存储器的方法 - Google Patents

驱动非易失性存储器的方法 Download PDF

Info

Publication number
CN1717748A
CN1717748A CN200480001600.4A CN200480001600A CN1717748A CN 1717748 A CN1717748 A CN 1717748A CN 200480001600 A CN200480001600 A CN 200480001600A CN 1717748 A CN1717748 A CN 1717748A
Authority
CN
China
Prior art keywords
voltage
storage unit
bit line
apply
electro
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200480001600.4A
Other languages
English (en)
Inventor
森本廉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1717748A publication Critical patent/CN1717748A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

作为具有电连接栅电极及基板的场效应晶体管(1)和使用了相变材料的电阻变化元件(2)的存储单元呈2维阵列状排列的、驱动非易失性存储器的方法，按照在规定的字线(WLi)及位线(BLj)之间施加上比场效应晶体管(1)的源极及基板间的pn结正向上升电压还大的电压的方式，在字线(WLi)、位线(BLj)及电压供给部(VA)的各个施加规定电压后，使施加到字线(WLi)的电压急速或缓慢地返回初始电压，通过使该电阻变化元件(2)为高电阻或低电阻，消除或记录数据，通过使场效应晶体管(1)导通，检测该电阻变化元件(2)的电阻值，读出数据。

Description

驱动非易失性存储器的方法
技术领域
本发明涉及驱动非易失性存储器的方法。
背景技术
近年，在便携电话或便携信息终端方面处理大量图像信息的需求也增多，希望有高速、低消耗功率且小型、大容量的非易失性存储器。其中，近年作为超高集成且可非易失动作的存储器也集中注意于利用具有根据结晶状态改变作为整体的电阻值特性的材料的存储器，所谓的相变存储器件。
该器件作成通过2电极材料夹持由多只硫族(chalcogen)元素构成的相变材料的较简单构造，通过电流在2电极间流过，在相变材料内加焦耳热，使相变材料的结晶状态在非晶相和结晶相之间变化，实现数据的记录。例如在GeSbTe系的相变化材料等，通常以多种结晶混在材料中，原理上可模拟地使2电极间的电阻值变化。因而，这些相变材料不限于对数字存储器的应用，也期望对可记录多值的模拟存储器内的应用。
由于在相变材料的存储器活性区域的结晶状态在室温是极其稳定的，所以超过十年的存储保持也是十分可能的。例如Ovshinsky的美国专利第5,296,716号公报(以下记作专利文献1)是示出有关相变存储器的技术水平的文献。
此外，以电场效果型晶体管MOS作为开关元件使用的相变存储单元的构成由Lowrey等的美国专利6,314,014号公报(以下，记作专利文献2)上公开。
图12是说明用现有技术的电场效应型晶体管的相变存储单元的图，(a)、(b)、(c)是分别示出相变存储单元的电路图，用了相变材料的电阻变化元件的截面图，用了相变材料的电阻变化元件的电流电压特性的图。(a)所示的电路图是与上述专利文献2上公开的电路图同样的电路图。本相变存储单元配备电场效应型晶体管(以下，记作MOS)90、由承担存储功能的相变材料构成的电阻变化元件91、数据输入输出用的位线BL、与栅电极连接使MOS90通/断进行数据输入输出控制的字线WL、电流或电压供给部VA。在这里，电阻变化元件91例如如(b)所示形成。即，电阻变化元件91配备上部电极100、GeSbTe(锗、锑、碲)等的相变材料膜101、氧化硅膜等层间绝缘膜103、作为发热加热器作用的金属插体(plug)104以及下部电极105。在这里，与电极插体(plug)104相接的相变材料膜101中的相变区域102，如后述所示，结晶状态变化。
在图12(c)虚线所示，如果初始状态在作为高电阻(非晶质)的电阻变化元件上加电压，因为直到阈值电压Vth为止几乎完全没有电流流过，所以发热量少，维持高电阻状态(以下，也记作复位(reset)状态)，一旦施加电压超过阈值电压Vth，通过由电流产生的焦耳热使相变材料膜101的一部分(图12的(b)的相变区域102)结晶化，成为低电阻状态(以下，也记作设置(set)状态)。这样一来，使应用相变材料的电阻变化元件的设置状态及复位状态的电阻值通过分别例如与1及0数据对应，可以如上述所示地实现储存功能。为了使成为低电阻状态的相变材料再返回高电阻状态(复位状态)，也可以在电阻变化元件内流过规定阈值电流Ith以上的电流之后，急冷即可。
如图12(c)所示地，可使电阻变化元件处于高电阻状态的电流区域I/Ith＞1称为复位电流区域，使处于低电阻状态的电流区域I/Ith＝0.6～1称为设置电流区域。在读出现在的电阻变化元件电阻值的情况下，为了回避读出扰动(read disturbance)(通过读出动作产生的电阻值变化)，有必要在低电流区域I/Ith＜0.6(施加电压在约0.45V以下)读出。例如，在如图12的(a)所示构成的存储单元，在电阻值读出时，有必要将在电压供给部VA上施加的电压设定在0.45V以下。
然而，为了使相变存储器作成复位状态，即使在0.18μm法则(rule)的微细元件，各电阻变化元件也有必要流过1mA以上的大电流。为此，使用MOS作为开关元件的情况下，由于沟道宽度增大产生的占有面积增大，或必须提高施加栅电极电压引起的消耗功率增加，成为问题。此外，为了避免如上述所示，电阻值读出时的读出扰动，作为开关元件的MOS的源极·漏极之间未加足够的电压，存在所谓难以高速读出动作的问题，即使在低电压动作时也必须可得高驱动力的高性能开关元件。
与本发明有关的文献一览表
美国专利第5,296,716号公报(内容参照「背景技术」栏)，
美国专利第6,314,014号公报(内容参照「背景技术」栏)，
特开2003-100991号公报，在该文献内公开了相变型存储器与MOS晶体管的漏极区域连接的非易失存储元件。
特开2001-210831号公报，在该文献内公开了与基板和栅极电连接的DTMOS。
发明内容
为了解决上述课题，本发明的目的是提供使作为开关元件利用了栅极和基板电连接着的MOS的非易失存储单元可低耗电且高性能动作的驱动方法。
对达到上述目的的第一本发明的非易失性存储器进行驱动的方法是对配备以下构件的非易失性存储器的驱动方法，该非易失性存储器具有：
包括电连接栅电极及基板的n沟道电场效应晶体管，以及具有第一端子及第二端子、上述第一端子与上述场效应晶体管的源极连接、用相变材料形成的电阻变化元件，而且2维阵列状排列的多个存储单元；
与各行的上述存储单元的上述栅极连接的字线；
与各列的上述存储单元的上述第二端子连接的位线；和
与全部上述场效应晶体管的漏极连接的共用电压供给部，
在使第一存储单元配备的电阻变化元件为高电阻状态的情况下，顺序执行以下3个复位步骤(reset step)，即：
在全部上述字线及与上述第一存储单元连接的位线上加初始电压，而且在与上述第一存储单元连接的位线以外的位线及上述电压供给部上加上比上述初始电压大的第一电压的第一复位步骤，
通过在与上述第一存储单元连接的字线上，以上述初始电压作为基准，加上比上述场效应晶体管的pn结正方向上升电压还大，大于等于上述第一电压，而且比上述第一电压和上述上升电压之和还小的第二电压，使复位电流在上述第一存储单元配备的电阻变化元件内流过的第二复位步骤，和
在与上述第一存储单元连接的字线上加上上述初始电压的第三复位步骤；
在使第二存储单元配备的电阻变化元件为低电阻状态的情况下，顺序执行以下3个设置步骤(set step)，即；
在全部上述字线及与上述第二存储单元连接的位线上加初始电压，而且在与上述第二存储单元连接的位线以外的位线及上述电压供给部上加上比上述初始电压更大的第三电压的第一设置步骤，
通过在与上述第一存储单元连接的字线上，以上述初始电压作为基准，加上比上述场效应晶体管的pn结正方向上升电压还大，大于等于上述第三电压，而且比上述第三电压和上述上升电压之和还小的第四电压，使设置电流在上述第二存储单元配备的电阻变化元件内流过的第二设置步骤，和
在与上述第二存储单元连接的字线上加上上述初始电压的第三设置步骤；
在读出第三存储单元配备的电阻变化元件状态的情况下，
在与上述第三存储单元连接的字线上加上第五电压，在使上述第三存储单元配备的效应晶体管导通的同时，通过在与第三存储单元连接的位线和上述电压供给部之间产生电位差，流过电流，执行以在上述第三存储单元配备的电阻变化元件内流过的电流值作为在上述位线内流过的电流大小来检测的第一读出步骤。
为了达到上述目的的第二本发明的驱动非易失性存储器的方法是，该非易失性存储器具有：
包括电连接栅极及基板的p沟道场效应晶体管、以及具有第一端子及第二端子、上述第一端子与上述场效应晶体管的源极连接、用相变材料形成的电阻变化元件，而且2维阵列状排列的多个存储单元；
与各行的上述存储单元的上述栅电极连接的字线；
与各列的上述存储单元的上述第二端子连接的位线；和
与全部的上述场效应晶体管漏极连接的共用电压供给部，
在使第一存储单元配备的电阻变化元件为高电阻状态的情况下，顺序执行以下3个复位步骤，即：
在全部的上述字线及与上述第一存储单元连接的位线上加初始电压，而且在与上述第一存储单元连接的位线以外的位线及上述电压供给部上加上比上述初始电压更小的第一电压的第一复位步骤，
通过在与上述第一存储单元连接的字线上，施加在上述效应晶体管的pn结上流过正方向上升电流，而且比上述初始电压还小的第二电压，使复位电流在上述第一存储单元配备的电阻变化元件内流动的第二复位步骤，和
接着，在与上述第一存储单元连接的字线上加上上述初始电压的第三复位步骤；
在使第二存储单元配备的电阻变化元件为低电阻状态的情况下，顺序执行以下3个设置步骤，即；
在全部上述字线及与上述第二存储单元连接的位线上加初始电压，而且在与上述第二存储单元连接的位线以外的位线及上述电压供给部上加上比上述初始电压小的第三电压的第一设置步骤，
通过在与上述第二存储单元连接的字线上，施加在上述场效应晶体管的pn结上流过正方向上升电流，而且比上述初始电压还小的第四电压，在上述第二存储单元配备的电阻变化元件内流过设置电流的第二设置步骤，
与上述第二存储单元连接的字线上加上上述初始电压的第三设置步骤；
在读出第三存储单元配备的电阻变化元件的状态的情况下，
在与上述第三存储单元连接的字线上加上第五电压，在使上述第三存储单元配备的场效应晶体管导通的同时，通过在与第三存储单元连接的位线和上述电压供给部之间产生电位差，流过电流，执行以在上述第三存储单元配备的电阻变化元件内流过的电流值作为在上述位线内流过的电流大小来检测的第一读出步骤。
附图说明
图1是示出成为本发明实施方式的驱动方法对象的非易失性存储器的电路图。
图2是示出可在图1所示的半导体电路内使用的MOS及DTMOS的栅电极电压一漏极电流特性图。
图3是示出用图1的电路图中表示的相变存储单元的概略构成的图，(a)是平面图，(b)是沿平面图(a)的XX’线的截面图，(c)是沿平面图(a)的YY’线的截面图。
图4是示出2维阵列状配置图1所示的半导体电路的2维阵列存储器的电路图。
图5是在图4所示的2维阵列存储器用n沟道DTMOS的情况下，使电阻变化元件成高电阻状态的时间图。
图6是在图4所示的2维阵列存储器用n沟道DTMOS的情况下，使全部存储单元的电阻变化元件成高电阻状态的时间图。
图7是在图4所示的2维阵列存储器用n沟道DTMOS的情况下，使电阻变化元件成低电阻状态的时间图。
图8是在图4所示的2维阵列存储器用n沟道DTMOS的情况下，读出电阻变化元件的电阻值的时间图。
图9是在图4所示的2维阵列存储器用p沟道DTMOS的情况下，使电阻变化元件成高电阻状态的时间图。
图10是在图4所示的2维阵列存储器用p沟道DTMOS的情况下，使电阻变化元件成低电阻状态的时间图。
图11是在图4所示的2维阵列存储器用p沟道DTMOS的情况下，读出电阻变化元件的电阻值的时间图。
图12是说明用现有技术的MOS的相变存储单元的图，(a)是相变存储单元的电路图，(b)是用相变材料的电阻变化元件的截面图，(c)是示出用相变材料的电阻变化元件的电流电压特性图。
具体实施方式
以下，边参照附图，边对本发明的实施方式加以说明。
图1是示出成为本发明实施方式驱动方法对象的非易失性存储器的电路图。本非易失性存储器具有电连接栅电极端子G及基板电位控制端子U的n沟道MOS晶体管1和使用了GeSbTe(锗·锑·碲)等相变材料的电阻变化元件2。通过由这2个元件1、2构成1个存储单元，电阻变化元件2的2个端子中的第一端子R1与MOS晶体管1的源极端子S连接，第二端子R2接地，MOS晶体管1的漏极端子D与电压供给端子VA连接。与电压供给端子VA连接的不限于电压供给源，也可以是电流供给源。
如果在图1在电压供给端子VA及栅电极端子G上加正电压，则在电阻变化元件2上流过电流，可进行在电阻变化元件2内使用的相变材料的低电阻值的设置及复位。MOS晶体管1通过电连接栅电极端子G及基板电位控制端子U，导通时阈值电压下降，断开时阈值电压变高。该MOS晶体管1记作DTMOS(动态阈值MOS：DynamicThreshold MOS)。其结果，在DTMOS1，与通常的MOS晶体管比较，可以大幅度改善亚阈斜率(subthreshold-slope)或电流驱动力。
在n沟道MOS晶体管的情况下，基板的导电型是p型，源极及漏极的导电型是n+型，形成pn+结。因而，在图1，在栅电极端子G上加上大于等于该pn+结正向上升电压VF的电压时，从栅电极端子G(基板电位控制端子U)向源极端子S流过二极管正向电流。该动作与MOS晶体管的通常动作不同，该二极管正向电流比MOS晶体管通常动作时的沟道电流还大。因为在本实施方式，对电阻变化元件2使用了相变材料，必需较大的重写电流，所以在电阻变化元件2复位时，积极地利用该双极动作模式。
为了避免读出扰动，在必须使用小于等于0.4V的低电压的电阻值读出时，通过上述良好的亚阈值特性，可高速读出。在复位时大电流量是必要的，关于读出时使用必须加极低电压的相变材料的电阻变化元件，作为开关元件使用通常的MOS时，实现省面积、低耗电且高速的存储单元是极为困难的。与此相反，如上述所示，通过使用DTMOS作为开关元件，形成存储单元，可以实现省面积、通过如后述所示地驱动它，可以使存储单元低耗电且高速地动作。
图2是示出通常的MOS及DTMOS的栅电极电压(Vg)一漏极电流(Isd)特性的图。任一MOS也是n沟道型的，元件尺寸为沟道长0.5μm，沟道宽10μm，栅电极氧化膜厚为6nm。此外，漏极电压Vsd为1.0V，作成一定。
如从图2所看到的，在DTMOS，在除了0V附近以外，在全部栅电极电压Vg可得到比通常的MOS还大的漏极电流Isd，亚阈值斜率也为60mV/dec的理想值，在具有图2所示特性的DTMOS的情况下，取栅电极电压(＝基板电压)约0.8V以上时，谋求通过上述双极的动作产生驱动电流的上升。
以下，对使用了DTMOS作为电阻变化元件用的开关元件时的优点具体地加以说明。首先，例如在栅电极电压0.4V下进行电阻值的读出时，如从图2所看到的，电流驱动力约优2个量级。即，由于漏极电流Isd约大2个量级，所以可完成高速电阻值的读出动作。
如果在使用了相变材料的电阻变化元件的复位动作中所必要的电流取1mA，则如图2所了解的，在DTMOS，栅电极电压约为0.95V，与得到该电流值相反，在通常的MOS，有必要使栅电极电压增大直到约1.5V。
如以上所示可以看出，通过使用DTMOS作为电阻变化元件用的开关元件，可以降低复位时的栅电极施加电压约40％，谋求低耗电化，而且也可大幅度改善读出速度。显然，即使对于漏极电流Isd在1mA以下进行的复位动作也可加更低的电压。此外，在设计元件，以便得到相同驱动电流的情况下，由于驱动电流与元件沟道宽度W和沟道长度L之比W/L成比例，所以不用说DTMOS一方可以大幅度降低元件面积。
其次，对应当实现占有面积小的存储单元，沟道宽度W和长度L之比W/L为2(图2的情况为1/10)进行设计的情况加以说明。这时，由于漏极电流Isd为图2所示值的1/10，如果是通常的MOS，为了得到1mA的驱动电流，有必要将栅极电压Vg设定在3V以上的高电压(在图2未图示)。为此有必要另外具有将占有广大面积的电压升压电路作为周边电路。
另一方面，如果是DTMOS，由于驱动电流在成为1/10的情况下，栅电极电压Vg在2V，可得大体1mA的漏极电流Isd，所以尤其是没有必要升压电路等。在以上，使用示出取漏极电压Vsd为1V时的数据的图2进行说明，然而，即使是不同的漏极电压Vsd，例如Vsd＝2[V]，也完全不会改变DTMOS的优越性。
以上，对n沟道DTMOS加以说明，然而对于p沟道DTMOS，也具有与上述同样的特性及对通常的p沟道MOS的优越性。在p沟道DTMOS的情况下，对各端子施加电压的极性是与n沟道DTMOS相反的。在p沟道MOS的情况下，基板的导电型是n型，源极及漏极的导电型是p+型，形成p+n结。因而，如果源极(或漏极)电压Vs对栅电极电压VG，即VS-VG为大于等于p+n结的正向上升电压VF，则从源极(或漏极)向栅电极方向，流过比MOS晶体管通常动作时的沟道电流还大的二极管正向电流。
图3是示出遵循图1所示的半导体电路形成的相变存储单元的概略构成的图。(a)是示出在SOI(绝缘体上硅：Silicon On Insulator)基板上叠层形成有DTMOS和使用了相变材料的电阻变化元件的相变存储单元的平面图，(b)、(c)分别是沿平面图(a)的XX’线、YY’线的截面图。
本相变存储单元，如图3(b)所示，具有：硅基板20，埋入氧化膜21，元件分离氧化膜10，及在层间绝缘膜18的叠层构造中形成的DTMOS及电阻变化元件。在这里，DTMOS具有：漏极区域12，源极区域13，多晶硅的栅电极图形14及氧化硅膜等的栅电极氧化膜19。电阻变化元件具有相变膜22及加热电极23。本相变存储单元具有在层间绝缘膜18上形成的铝等的金属配线图形17a～17c及埋入在层间绝缘膜18中形成的接触窗内的钨等金属插体(plug)15a～15c、16。金属配线图形17a～17c分别经金属插体15a～15c与DTMOS的栅电极图形14、漏极区域12、及源极区域13连接。如图3(c)所示，金属配线图形17a经金属插体16也和与漏极区域12及源极区域13相反的杂质扩散的杂质扩散区30连接。例如，如果漏极区域12及源极区域13是n+，则杂质扩散区30是p+。在图3(a)～(c)上，对相同构成元件附加相同号码，在(a)省略层间绝缘膜18。
在如图3(b)所示加热电极23上使用了比金属电阻率高，且耐热率高的材料，例如多晶硅，或钌(Ru)、铑(Rh)、铱(Ir)、锇(Os)及其氧化物等。即，通过相变存储单元内流过电流时，加热电极23发热，可以使加热电极23和相变化膜22的界面部分的相变化膜22结晶化或非结晶化，可决定加热电极23的材料及尺寸形状，以便可控制相变膜22的电阻值。
例如，加热电极23也可以是与金属插体15c相同材料。在该情况下，使相变膜22全体成为结晶化或非结晶化，与在加热电极23上使用比金属插体15c电阻率高的材料的情况相比，为了控制电阻值需要的能量增大了。
在加热电极23或金属插体15c和相变膜22之间的原子相互扩散成为问题的情况下，虽然在图3(b)未示出，然而也可以在它们与相变膜22之间插入氮化钛膜等的阻挡金属膜。
如图3(a)～(c)所看到，因为相变膜22可在DTMOS上叠层，而且只要极小面积，存储单元全体面积大体由作为开关元件的晶体管面积决定。DTMOS与通常的MOS相比，对每个元件有必要充裕地设置基板接触用金属插体16部分，增加了存储单元面积，然而如果考虑因上述的电流驱动力增大产生的沟道宽度降低效果，则作为整体可实现大幅度节省面积。在图3对使用了SOI基板的情况加以说明，然而也可以在容积基板(bulk substrate)上形成晶片，进行每个元件的基板电位的控制。
图4是示出2维配置图1所示电路的存储单元构成的阵列存储器的电路图。本阵列存储器具有：由n沟道DTMOS1及使用了相变材料的电阻变化元件2构成的存储单元，数据输入输出用的位线BLi(i是1～n的自然数)，与栅电极连接对DTMOS1 ON/OFF(通/断)进行数据输入输出控制的字线WLi(i是1～n的自然数)和供给电压的电压供给部VA。即，各位线BLi与电阻变化元件2的第二端子R2连接，各字线WLi与DTMOS1的栅电极端子G连接，电压供给部VA与漏极端子D连接。电阻变化元件2的第一端子R1与DTMOS1的源极端子连接(参照图1及图4)。在这里，电压供给部VA全部是公共的，与1个电压供给源或电流供给源连接。
(第一实施方式)
以下，对驱动图4所示的非易失性存储器的方法，即构成2维阵列存储器的各存储单元1的电阻变化元件2的复位动作(即，使电阻变化元件2成高电阻状态的动作)、设置动作(即，使电阻变化元件2成低电阻状态的动作)以及电阻值读出动作(即，读出电阻变化元件2电阻状态的动作)加以说明。
在本第一实施方式，DTMOS1是n沟道DTMOS。对DTMOS1是p沟道DTMOS的情况下，作为第二实施方式，后述。
在这里，令加到位线BLi上的电压为VB，加到字线WLi上电压为VW，加到由上述基板和源极(或漏极)构成的pn结的正向上升电压为VF(＞0)，加到电压供给部VA上的电压为VA，不引起读出扰动的读出时的最大施加电压为VR(＞0)(图12(c)的例中，约为0.45V)。
在复位动作，附加下标为「1」，在设置动作，附加下标为「2」，在电阻值读出动作附加下标为「3」。即，对复位动作的位线BLi施加电压记作「VB1」。
(复位动作)
图5是在只对与位线BL2及字线WL2连接的存储单元(记作第一存储单元)的电阻变化元件2进行复位的情况下示出各线上施加的电压的时间图。
作为初始状态，假设全部位线BLi(i＝1～n)、字线WLi(i＝1～n)，以及电压供给部VA的电压为初始电压。作为初始电压虽然优选为0V，但只要可使DTMOS1状态维持断开，而且不影响电阻变化元件2的状态，则不限于0V。在以下，在各线上施加的电压，作为以初始电压为基准的电压加以说明。
(第一复位步骤)
首先，使全部字线WLi(i＝1～n)及与第一存储单元连接的位线BL2维持在初始电压(优选为0V)不动，在与第一存储单元连接的位线BL2以外的位线BLi(i≠2)以及电压供给部VA上分别加上正的、即比初始电压大的电压VB1及VA1。在这里，VA1＝VB1，任一电压设定在可赋与图12(c)中复位电流区域特性的电压值上。这些正的电压VB1及VA1称作「第一电压」。
(第二复位步骤)
其次，维持该状态不动，只对与第一存储单元连接的字线WL2在规定时间T1之间加上与电压VA1(＝VB1)相同大小，而且比pn结正向上升电压VF还大的电压VW1(VW1＞VF，VW1＝VA1＝VB1)。该电压VW1称作「第二电压」。
其间，与第一存储单元连接的字线WL2以外的字线WLi(i≠2)上加上初始电压(优选为0V)原封不动。
据此，时间T1之间，在第一存储单元上从栅电极端子G开始经具有p型杂质的基板向源极端子S方向流过pn结的正向电流。如果边参照图3，加以更加详细地说明，则栅电极图形14的正下方部分的半导体(以下，该部分的半导体称为「活性区域」，附加符号31)是p型，漏极区12及源极区13是n型，而且栅电极图形14和活性区域31经金属插体15a、电极配线图形17a、金属插体16、杂质扩散区30同电位地电连接。因而，经字线WL2在栅电极图形14上施加的电压VW1也加在活性区域31上。因为在具有p型杂质的活性区域31和分别具有n型杂质的漏极区域12及源极区域13之间形成pn结，所以通过在活性区域31上施加的电压VW1产生的电流朝向漏极区域12及源极区域13。如果，使据此产生的电流为按照图12(c)所示那样的，充分溶解构成电阻变化元件的相变材料，其后成为非晶态的复位电流区域的值，则使与其源极端子S连接的电阻变化元件2复位，即可以成为高电阻状态。时间T1是为了溶融相变材料必要的时间，可以是例如小于等于100ns的短时间。
另一方面，字线WL2也与第一存储单元以外的存储单元的栅电极端子G连接，因为在这些存储单元，与在栅电极端子G上施加的电压VW1相等的电压VB1加在位线BLi(i≠2)上，所以在源极端子S和基板之间的pn结上未加电压，在电阻变化元件2上没有电流流过。即，在与第一存储单元连接的位线BL2以外的位线BLi(i≠2)上预先施加电压VB1是为了使字线WL2上施加电压VW1和电压VB1平衡，在源极端子S和基板的pn结上不加电压。
(第三复位步骤)
在第二复位步骤之后，使全部字线WLi、全部位线BLi以及电压供给部VA的电压返回初始电压(优选返回0V)。这时为了对一度熔融的相变材料急冷，构成非晶状态，希望如图5的箭矢所示，经过时间T1之后的脉冲波形的下降是陡峭的。
最后，为了返回初始状态，只改变与第一存储单元连接的位线BL2以外的位线BLi(i≠2)及电压供给部VA的电压，返回初始电压(优选为0V)。
在以上，是对作为最希望的电压条件、即VA1＝VB1＝VW1＞VF，而且电压VW1、VA1、VB1作为可赋与复位电流区域的特性的电压值的情况加以说明，然而也可以不是VA1＝VB1＝VW1。即，也可以是VA1＝VB1，VW1＞VF，VB1+VF＞VW1≥VB1。在这里，VW1≥VB1是在pn结上不加逆偏置电压的条件。这时，在第一存储单元上基板(导电型为p型)对源极端子S(导电型n+型)的电压VSB1(＝VW1-VB1)为VSB1＝VW1(＞VF)，通过pn结的正向电流可以使电阻变化元件复位。
与此相反，与第一存储单元以外的字线WL2连接的存储单元上，基板(导电型p型)对源极端子S(导电型n+型)的电压VSB1(＝VW1-VB1)处于0≤VSB1＜VF的范围内，因为在源极端子S和基板之间的pn结上施加电压未超过电压VF，所以可以控制pn结的正向电流。
一次使所希望的存储单元，即所希望的多个电阻变化元件2复位也是可以的。为此，变更图5所示的时间图，以便取代只在字线WL2上加电压VW1而在与规定的多个存储单元连接的字线WLj(1≤j≤n)上加电压VW1，除此之外的字线WLi(i≠j)原样维持在初始电压(优选为0V)，此外，也可以这样变更，以便取代在位线BLi(i≠2)上加电压VB1，使多条位线BLk(1≤k≤n)上维持在初始电压(优选为0V)，其余的位线BLm(m≠k)上加电压VB1。
例如，在使全部存储单元的电阻变化元件2复位的情况下，也可以遵从图6所示的时间图加各电压。即，从初始状态开始，在电压供给部VA上加电压VA1(第一全复位步骤)，接着，全部的字线WLi(i＝1～n)上在规定时间T1加电压VW1(VW1＞VF，VW1＝VA1)(第二全复位步骤)，其后，使全部字线WLi(i＝1～n)急速地回复到0V(第三全复位步骤)。
在以上的复位动作的说明中，对在位线BLi(i≠2)上加电压VB1的时间和在电压供给部VA上加电压VA1的时间相同的情况加以说明，而只要在规定的字线WL2上加电压VW1之前，一起加电压VB1及VA1，则也可以使任一方先加。同样地，如果使位线BLi(i≠2)及电压供给部VA的电压返回初始电压(优选为0V)的时间在使规定的字线WL2的电压VW1返回初始电压之后，则也可以使任一方先返回初始电压。
(设置动作)
其次，对减少电阻变化元件2的相变材料的电阻值的设置动作加以说明。只设置与位线BL2及字线WL2连接的存储单元(为了明确表示不一定与上述第一存储单元相同，在这里记以第二存储单元)的电阻变化元件2的情况下，向各线施加电压的时序(timing sequence)如图7所示。
该图7所示的时序基本上与图5所示的复位动作的时序是相同的。
(第一设置步骤)
即，首先有必要使全部字线WLi(i＝1～n)及与第二存储单元连接的位线BL2维持在初始电压(优选为0V)不动，与第二存储单元连接的位线BL2以外的位线BLi(i≠2)及电压供给部VA上分别加上正的、即比初始电压大的电压VB2及VA2。在这里，VA2＝VB2，任一电压都设定在可赋与图12(c)的设置电流区域的特性的电压值上。这些正电压VB2及VA2称为「第三电压」。
(第二设置步骤)
其次，维持该状态不动，只在与第二存储单元连接的字线WL2上以规定时间T2加上与电压VA2(＝VB2)相同大小，而且比pn结正向上升电压VF还大的电压VW2(VW2＞VF，VW2＝VA2＝VB2)。这个正的即比初始电压还大的电压VW2称为「第四电压」。
其间在与第二存储单元连接的字线WL2以外的字线WLi(i≠2)上加上初始电压(优选为0V)不动。
据此，在时间T2间，在第二存储单元上从栅电极端子G经具有p型杂质的基板向源极端子S方向流过pn结正向电流。如果使该电流值取作按照图12(c)所示那样的、使构成电阻变化元件的相变状态成结晶状态的设置电流区域的值，则设置与该源极端子S连接的电阻变化元件2。即，可为低的电阻状态。时间T2是为了使相变材料成为结晶状态必要的时间，例如也可以是小于等于100ns的短时间。
另一方面，字线WL2也与第二存储单元以外的存储单元的栅电极端子G连接，而因为在这些存储单元，与在栅电极端子G上加的电压VW2相等的电压VB2加在位线BLi(i≠2)上，所以在源极端子S和基板之间的pn结上不加电压，在电阻变化端子2没有电流流过。即，由于在与第二存储单元连接的位线BL2以外的位线BLi(i≠2)上预加电压VB2，是使在字线WL2上施加电压VW2和电压VB2平衡，在源极端子S和基板的pn结上不加电压的缘故。
(第三设置步骤)
第二设置步骤之后，使全部字线WLi，全部位线BLi以及电压供给部的电压返回初始电压(优选为0V)。这时，为了使相变化材料成为结晶状态，如图7用箭矢所示，希望经过时间T2后的脉冲波形下降沿是缓慢的。
最后，为了返回初始状态，只改变与第一存储单元连接的位线BL2以外的位线BLi(i≠2)及电压供给部VA的电压，返回初始电压(优选为0V)。
这样一来，在设置动作，加到与第二存储单元连接的字线WL2，与第二存储单元连接的位线BL2以外的位线BLi(i≠2)以及电压供给部VA的各个电压VW2、VB2及VA2有必要由电阻变化元件的电流电压特性决定。
在这种情况下，也有必要至少VA2＝VB2以及VB2+VF＞VW2≥VB2，更希望VA2＝VB2＝VW2。例如，根据图12(c)的情况，有必要在赋与复位电流值的60～100％电流值的电压范围内进行设置动作。设置在相同电阻值的情况下，设置电流值越高，则在电阻变化元件上施加电压的时间可越短，而有必要在小于等于复位电流的电压范围内进行。因此，VA1＞VA2的关系成立(对于VB2等也是同样的)。
与复位动作同样地，通过合适地变更加电压的位线BLi及字线WLj，可一次设置所希望的多个存储单元或一次设置全部存储单元。在位线BLi(i≠2)上施加电压VB2的时间和在电压供给部VA上施加电压VA2的时间也可以任一方更早。使位线BLi(i≠2)及电压供给部VA的电压(优选为0V)返回初始电压(优选为0V)的时间也可以任一方更早。
(电阻值的读出动作)
最后，对有选择地读出规定的电阻变化元件2的电阻值的电阻值读出动作加以说明。在本说明书内把以下一连串动作称作第一读出步骤。
在这里，使DTMOS1和通常MOS晶体管同样地动作。为了明确表明不一定与上述第一存储单元或第二存储单元是相同的存储单元，这里把读作对象的存储单元记作第三存储单元，说明读出该第三存储单元具有的电阻变化元件的状态(电阻值)。
首先，通过在与第三存储单元连接的字线WL2上加第五电压，导通与该字线WL2连接的DTMOS1。
接着，在与第三存储单元连接的位线BL2和电压供给部VA之间产生电位差。这样一来，在这些位线BL2和电压供给部VA之间流过电流。通过由与连接在第三存储单元的位线BL2连接的读出放大器(未图示)读出该电流，作为在位线BL2内流过的电流大小检测第三存储单元具有的电阻变化元件2内流过的电流值。
在这里说明的第五电压，为了产生电位差在与第三存储单元连接的位线BL2上加的电压，以及在电压供给部VA上加的电压都小于等于不引起读出扰动的读出时的最大施加电压VR，即，是如图12(c)所示，包含在读出电压区域的电压。
在与第三存储单元连接的位线BL2和电压供给部VA之间产生电位差之后，也可以在字线WL2上加第五电压。
此外，也可以通过图8所示的时间图读出电阻值。
图8是示出在读出与位线BL2及字线WL2连接的第三存储单元的电阻变化元件2的电阻值的情况下，各线上施加电压的时间图。该图8所示的时间图，如果除掉全部电压处在不引起读出扰动的读出时的最大施加电压VR以下的点，则是与图5及图7相同的时间图。因此，只简单地加以说明。
初始状态与上述同样地，假设为全部位线BLi(i＝1～n)、字线WLi(i＝1～n)、以及电压供给部VA的电压为初始电压(优选为0V)。
首先，使全部字线WLi(i＝1～n)及与第三存储单元连接的位线BL2维持在初始电压(优选为0V)不动，与第三存储单元连接的位线BL2以外的位线BLi(i≠2)及电压供给部VA上分别加上正电压VB3(＝VR)及VA3(＝VR)。其次，维持该状态不动规定时间，在与第三存储单元连接的字线WL2上加电压VW3(＝VR)，其后，返回初始电压(优选为0V)。其间，与第三存储单元连接的字线WL2以外的字线WLi(i≠2)上加初始电压(优选为0V)不动。在字线WL2上加VW3(＝VR)的状态下，通过由读出放大器检测在位线BL2流过的电流值，可得到选择的第三存储单元的电阻变化元件2的电阻值，即可读出写入第三存储单元内的数据。最后，从该状态开始使与第三存储单元连接的位线BL2以外的位线BLi(i≠2)以及电压供给部VA的电压返回到初始电压(优选为0V)，解除第三存储单元的选择，返回初始状态。
在以上，对电压VA3、VB3、VW3全部与不引起读出扰动的读出时的最大施加电压相等的情况加以说明，而这些是在图12(c)的读出电压区域的电压，电压VA3及VB3相等即可。通常，因为读出电压区域的电压也比pn结正向上升电压VF低得多，所以在构成各存储单元的DTMOS1上没有pn结正向电流流过。
复位动作与设置动作同样地，在位线BLi(i≠2)上加电压VB3的时间和电压供给部VA上加电压VA3的时间也可以任一方早。使位线BLi(i≠2)及电压供给部VA的电压返回初始电压(优选为0V)的时间也可以任一方早。
(第二实施方式)
在第一实施方式，对使用n沟道DTMOS构成阵列存储器的情况加以说明，然而也可以使用p沟道DTMOS。这时的驱动方法，也可以使在图5～8施加的电压极性反过来，同样地进行。
作为一例，在图9～11示出对使用p沟道DTMOS与图4同样地构成的阵列存储器进行驱动的时间图。以下，对使用p沟道DTMOS的阵列存储器的设置动作、复位动作、以及电阻值读出动作加以说明。
(复位动作)
图9是在只对与位线BL2及字线WL2连接的存储单元(记作第一存储单元)的电阻变化元件2复位的情况下，示出在各线上加电压的时间图(与图5对应)。
作为初始状态，假设全部位线BLi(i＝1～n)、字线WLi(i＝1～n)及电压供给部VA的电压为初始电压(0V)。作为初始电压可以列举0V作为一例，可以使DTMOS的状态维持在断开(OFF)，而且如果是不影响电阻变化元件2的状态，则不限于0V。尤其是也可以是正电压(例如3V)，这时，如后述所示，在大于等于0V的电压下可以驱动非易失性存储器。
(第一复位步骤)
首先，使全部字线WLi(i＝1～n)及与第一存储单元连接的位线BL2维持在初始电压不动，与第一存储单元连接的位线BL2以外的位线BLi(i≠2)及电压供给部VA上加比初始电压还小的电压VB1及VA1。在这里，VA1＝VB1，任一电压都设定在图12(c)可赋与复位电流区域特性的电压值。这些电压VB1及VA1称为「第一电压」。
在本说明书，在比较2电压之际，所谓一方电压比另一方电压「小」，考虑一致，指的是绝对地电压小，并非对它们的绝对值进行比较所谓小的意义。作为一例，如果比较「-5V」和「-10V」，则在本说明书应当认为「-10V」比「-5V」的电压小。
(第二复位步骤)
其次，维持该状态不动，只在与第一存储单元连接的字线WL2上，在规定时间T1，施加在场效应晶体管的pn结流过正向上升电流、而且比初始电压还小的第二电压VW1。作为一例，第二电压取与电压VA1(＝VB1)相同大小。
在初始电压为0V时，该第二电压是比在n型活性区域31和p型源极区域以及漏极区域之间形成的pn结的正向上升电压VF(＞0)绝对值大的负电压VW1(VW1＜-VF，VW1＝VA1＝VB1)。具体讲，作为一例为-3V～-2V左右的电压。
在初始电压为3V时，该第二电压，作为一例，为0V～1V左右的电压。
时间T1是为使相变材料熔融必要的时间，满足与使用了n沟道DTMOS的情况相同条件是必要的。
其间，与第一存储单元连接的字线WL2以外的字线WLi(i≠2)上加初始电压不动。
据此，时间T1期间，在第一存储单元，从源极端子S开始，经具有n型杂质的基板，向栅电极端子G之间流过pn结正向电流。如果边参照图3，边加以详细说明，则活性区域31是n型，漏极区域12及源极区域13是p型，而且栅电极图形14和活性区域31是这样连接，以便经金属插体15a、电极配线图形17a、金属插体16、杂质扩散区域30变为同电位。因而，经位线BL2在源极区域13上加的电压VB1也加在活性区域31上。因为在分别具有p型杂质的漏极区域12及源极区域13和具有n型杂质的活性区域31之间形成pn结，所以通过在源极区域13上加的电压VB1，电流经活性区域31朝向栅电极图形14。如果据此产生的电流值作为使用12(c)所示那样的、构成电阻变化元件的相变材料充分溶融并在其后成为非晶状态的复位电流区域的值，则可使与其源极端子S连接的电阻变化元件2复位。即，可以成高电阻状态。时间T1是为使相变材料溶融必要的时间，也可以是例如小于等于100ns的短时间。
另一方面，字线WL2也与第一存储单元以外的存储单元的栅电极端子G连接，然而，因为在这些存储单元上，与在栅电极端子G上施加的电压VW1相等的电压VB1加在位线BLi(i≠2)上，所以在源极端子S和基板的pn结上不加电压，在电阻变化元件2上没有电流流过。即，这是由于在与第一存储单元连接的位线BL2以外的位线BLi(i≠2)上预先加电压VB1，使字线WL2上施加的电压VW1和电压VB1平衡，在源极端子S和基板的pn结上未加电压的缘故。
(第三复位步骤)
第二复位步骤之后，全部字线WLi、全部位线BLi以及电压供给部VA的电压返回初始电压。这时，为了使一度溶融的相变材料急冷，作成非晶状态，如图9箭矢所示，希望经过时间T1后的脉冲波形的上升是陡峭的。
最后，为了返回初始状态，只改变与第一存储单元连接的比特BL2以外的位线BLi(i≠2)及电压供给部VA的电压，返回初始电压。
关于电压条件，对初始电压为0V的情况，VA1＝VB1＝VW1＜-VF，而且电压VW1、VA1、VB1的绝对值是可赋与复位电流区域特性的电压值的情况加以说明，然而也可以不是VA1＝VB1＝VW1。即，只要VA1＝VB1，VW1＜-VF，VB1-VF＜VW1≤VB1即可。这时，在第一存储单元，源极端子S(导电型p+型)对基板(导电型n型)的电压VSB1(＝VB1-VW1)为VSB1＝-VW1＞VF，通过pn结的正向电流，可以使电阻变化元件复位。
与此相反，在第一存储单元以外的、与字线WL2连接的存储单元上，源极端子S(导电型p+型)对基板(导电型n型)的电压VSB1(＝VB1-VW1)处于0≤VSB1＜VF的范围，因为源极端子S和基板的pn结上施加的电压不超过VF，所以可以抑制pn结正方向电流。
与使用了n沟道DTMOS的情况相同，可对所希望个数的存储单元一次复位或对全部存储单元一次复位。
(设置动作)
其次，对减小电阻变化元件的相变材料的电阻值的设置动作加以说明，在只设置与位线BL2及字线WL2连接的存储单元(为了明确表明不一定是与上述第一存储单元相同的存储单元，在这里记作第二存储单元)的电阻变化元件的情况，对各线施加电压的时序如图10所示。
该图10所示的时序基本上与图9所示的复位动作的时序是相同的。
(第一设置步骤)
首先，使全部字线WLi(i＝1～n)以及与第二存储单元连接的位线BL2维持在初始电压不动，在与第二存储单元连接的位线BL2以外的位线BLi(i≠2)及电压供给部VA上分别加电压VB2及VA2。在这里，VA2＝VB2，任一电压都设定在图12(c)上可赋与设置电流区域特性的电压值上。这些电压VB2及VA2称为「第三电压」。
(第二设置步骤)
其次，通过在与第二存储单元连接的字线WL2上施加在场效应晶体管pn结流过正向上升电流，而且比初始电压还小的第四电压VW2，使设置电流流过第二存储单元具有的电阻变化元件。
在该第二设置步骤，与第一实施方式的第二设置步骤大体上是相同的，然而加到与第二存储单元连接的字线WL2、与第二存储连接的位线BL2以外的位线BLi(i≠2)及电压供给部VA各自的电压VW2、VB2及VA2有必要由电阻变化元件的电流电压特性决定。这种情况下，也有必要至少VA2＝VB2，以及VB2-VF＜VW2≤VB2，更希望VA2＝VB2＝VW2。在初始电压为0V时，VA2为-2V～-3V，在初始电压为3V时，VA2为0～1V。即使在该情况下，正如在第二复位步骤所说明的，从p型的源极区域13向n型的活性区域31在由它们形成的pn结内流过正向电流。
与使用了n沟道DTMOS的情况同样地，可一次设置所希望的个数的存储单元或一次设置全部存储单元。
(第三设置步骤)
在第二设置步骤之后，使全部字线WLi、全部位线BLi以及电压供给部VA的电压返回初始电压。这时，为了使相变材料作成结晶状态，如图10用箭矢所示，希望经过时间T2之后的脉冲波形上升是缓慢的。
最后，为了返回初始状态，只改变与第二存储单元连接的位线BL2以外的位线BLi(i≠2)及电压供给部VA的电压，返回初始电压。
(读出电阻值动作)
最后，对有选择地读出规定的电阻变化元件2的电阻值的电阻值读出动作加以说明。在本说明书，对以下一连串动作称为第一读出步骤。
在这里，使DTMOS1与通常的MOS晶体管同样地动作。为了明确表明不一定是与上述第一存储单元或第二存储单元相同的存储单元，在这里把读出对象的存储单元记作第三存储单元，对读出该第三存储单元所具有的电阻变化元件的状态(电阻值)加以说明。
首先，在与第三存储单元连接的字线WL2上加第五电压，使与该字线WL2连接的DTMOS1接通。
此外，在与第三存储单元连接的位线BL2和电压供给部VA之间产生电位差。这样一来，在这些位线BL2和电压供给部VA之间流过电流。通过由与连接在第三存储单元的位线BL2连接的读出放大器(未图示)等读出该电流，检测第三存储单元具有的电阻变化元件2内流过的电流值，作为在位线BL2内流过的电流大小。
在与第三存储单元连接的位线BL2和电压供给部VA之间产生电位差之后，也可以在字线WL2上加第五电压。
也可以通过图11所示的时间图读出电阻值。
图11是在读出与位线BL2及字线WL2连接的第三存储单元的电阻变化元件2的电阻值的情况下，示出各线上施加电压的时间图。
初始状态与上述同样地，假设全部位线BLi(i＝1～n)、字线WLi(i＝1～n)、以及电压供给部VA的电压为0V或3V。首先，全部字线WLi(i＝1～n)及与第三存储单元连接的位线BL2维持在初始电压的0V不动，在与第三存储单元连接的位线BL2以外的位线BLi(i≠2)及电压供给部VA上分别加负的电压VB3(＝-VR)及VA3(＝-VR)。在初始电压为3V时，该VB2等的电压不一定是负的，也可以是作为比初始电压还小的电压的正电压。
其次，维持该状态不动规定的时间，在与第三存储单元连接的字线WL2上加电压VW3(＝-VR)，其后返回初始电压的0V。其间，与第三存储单元连接的字线WL2以外的字线WLi(i≠2)上加初始电压0V不动。
在字线WL2上加电压VW3(＝-VR)的状态下，通过由读出放大器等检测位线BL2内流过的电流值，可得有选择的第三存储单元的电阻变化元件2的电阻值，即，可读出写入第三存储单元的数据。
最后，从该状态，使与第三存储单元连接的位线BL2以外的位线BLi(i≠2)及电压供给部VA的电压返回初始电压0V，解除第三存储单元的选择，返回所希望状态。
在以上，对与电压VA3、VB3、VW3的绝对值全部为与不引起读出扰动的读出时的最大施加电压VR相等的情况加以说明，然而，这些是在图12(c)中的读出电压区域的电压，也可以使电压VA3及VB3相等。
在对使用了上述的p沟道DTMOS的阵列存储器的设置动作、复位动作以及电阻值读出动作中，与使用了n沟道DTMOS的情况同样，在位线BLi(i≠2)上加电压VB的时间和在电压供给部VA上加电压VA的时间也可以任一方早。此外，使位线BLi(i≠2)及电压供给部VA的电压返回初初电压0V的时间，也可以任一方早。
如以上所示，在具有电阻变化元件的非易失存储单元上，作为开关元件使用与通常MOS相比，可大幅改善亚阈值特性或驱动电流的DTMOS，通过如上所示地驱动它，可降低存储器的耗电，而且可进行存储单元的高速读出动作。
由于使用了相变材料的存储单元制造后的电阻值的波动大，在出厂前或在记录规定数据的程序前，有必要一次设置或复位全部存储单元。因而，在这样的情况下，由于图6所示的驱动顺序可以使初始值设定工序简略化，所以非常有效。
在对使用了n沟道及p沟道DTMOS的阵列存储器的设置动作、复位动作及电阻值读出动作的说明中，作为初始状态取各线电压为0V，然而正如上述也已说明的那样，这些电压不限于0V，也可以偏置在相同规定的电压。这时也可将在各线上施加的电压取为将规定的偏置电压加到上述各电压后的电压。
在以上，在使用了DTMOS作为开关元件的情况下，对使用了优点多的相变材料的电阻变化元件加以说明，然而，也可以是通过加电压或电流改变电阻值的元件，例如电阻变化元件中使用了由2金属电极夹持通过加电压改变电阻值的锰系钙钛矿(perovskite)氧化物的元件等。
在驱动作为本实施方式说明的非易失性存储器的方法中，其特征为，在复位时使用了DTMOS的双极动作区域，然而，即使在电流驱动型电阻变化元件中必要的电流值小的情况下，也不丧失其有效性。在开关元件使用了DTMOS的情况下，与现有技术的MOS比较，由于可在全部栅电极电压区域增大漏极电流，所以通过存储单元的小面积化、低电压下动作，产生的低耗电的优点极大。
工业上利用的可能性
根据本发明，可以提供作为开关元件使用了电连接栅电极和基板的DTMOS的、可低耗电且高速读出的非易失性存储器的驱动方法。

Claims (18)

1、一种驱动非易失性存储器的方法，其特征在于，
该非易失性存储器包括：
具有：电连接栅电极及基板的n沟道场效应晶体管；以及具有第一端子及第二端子、所述第一端子与所述场效应晶体管的源极连接、使用相变材料形成的电阻变化元件，而且2维阵列状排列的多个存储单元，
与各行的所述存储单元的所述栅电极连接的字线；
与各列的所述存储单元的所述第二端子连接的位线；和
与全部的所述场效应晶体管的漏极连接的共用电压供给部，
在使第一存储单元具有的电阻变化元件成高电阻状态的情况下，顺序执行以下3个步骤：
在全部所述字线及与所述第一存储单元连接的位线上施加初始电压，而且在与所述第一存储单元连接的位线以外的位线及所述电压供给部上施加比所述初始电压大的第一电压的第一复位步骤，
通过在与所述第一存储单元连接的字线上，以所述初始电压作为基准，施加上比所述场效应晶体管的pn结的正向上升电压大的、在所述第一电压以上的、且比所述第一电压和所述上升电压之和小的第二电压，在所述第一存储单元所具有的电阻变化元件内流过复位电流的第二复位步骤，和
在与所述第一存储单元连接的字线上施加所述初始电压的第三复位步骤，
在使第二存储单元具有的电阻变化元件成低电阻状态的情况下，顺序执行以下3个步骤：
在全部所述字线及与所述第二存储单元连接的位线上施加所述初始电压，而且在与所述第二存储单元连接的位线以外的位线及所述电压供给部上施加比所述初始电压还大的第三电压的第一设置步骤，
通过在与所述第一存储单元连接的字线上，以所述初始电压作为基准，施加上比所述场效应晶体管的pn结的正向上升电压还大的、所述第三电压以上的、且比所述第三电压和所述上升电压的和小的第四电压，在所述第二存储单元具有的电阻变化元件内流过设置电流的第二设置步骤，和
在与所述第二存储单元连接的字线上施加所述初始电压的第三设置步骤，
在读出第三存储单元具有的电阻变化元件的状态的情况下，执行如下第一读出步骤；
在与所述第三存储单元连接的字线上施加第五电压并使所述第三存储单元具有的场效应晶体管导通的同时，通过在与所述第三存储单元连接的位线和所述电压供给部之间产生电位差，流过电流，检测在所述第三存储单元所具有的电阻变化元件内流过的电流值作为在所述位线内流过的电流大小。
2、如权利要求1所述的驱动非易失性存储器的方法，其特征在于，
在所述第三复位步骤，急速地施加所述初始电压。
3、如权利要求1所述的驱动非易失性存储器的方法，其特征在于，
在所述第三设置步骤，缓慢地施加所述初始电压。
4、如权利要求2所述的驱动非易失性存储器的方法，其特征在于，
在所述第三设置步骤，缓慢地施加所述初始电压。
5、如权利要求1所述的驱动非易失性存储器的方法，其特征在于，
所述初始电压为0V。
6、如权利要求1所述的驱动非易失性存储器的方法，其特征在于，
在使全部所述电阻变化元件成高电阻状态的情况下，顺序执行以下步骤：
在全部所述字线及全部所述位线上施加所述初始电压，而且在所述电压供给部上施加所述第一电压的第一全复位步骤；
在全部所述字线上施加所述第二电压的第二全复位步骤；和
在全部所述字线上施加所述初始电压的第三全复位步骤。
7、如权利要求1所述的驱动非易失性存储器的方法，其特征在于，
在使全部所述电阻变化元件成低电阻状态的情况下，顺序执行以下步骤：
在全部所述字线及全部所述位线上施加所述初始电压，而且在所述电压供给部上施加所述第三电压的第一全设置步骤；
在全部所述字线上施加所述第四电压的第二全设置步骤；和
在全部所述字线上施加所述初始电压的第三全设置步骤。
8、如权利要求1所述的驱动非易失性存储器的方法，其特征在于，
所述相变材料至少包含锗、锑、碲中的任一元素。
9、如权利要求8所述的驱动非易失性存储器的方法，其特征在于，
所述第二电压比0.8V大，
所述第四电压在0.4V以上0.8V以下。
10、一种驱动非易失性存储器的方法，其特征在于，
该非易失性存储器包括：
具有：电连接栅电极及基板的p沟道场效应晶体管，以及具有第一端子及第二端子、所述第一端子与所述场效应晶体管的源极连接、使用相变材料形成的电阻变化元件，而且2维阵列状排列的多个存储单元；
与各行的所述存储单元的所述栅电极连接的字线；
与各列的所述存储单元的所述第二端子连接的位线；和
与全部的所述场效应晶体管的漏极连接的共用电压供给部，
在使第一存储单元具有的电阻变化元件成高电阻状态的情况下，顺序执行以下复位步骤：
在全部所述字线及与所述第一存储单元连接的位线上施加初始电压，而且在与所述第一存储单元连接的位线以外的位线及所述电压供给部上施加比所述初始电压小的第一电压的第一复位步骤；
通过在与所述第一存储单元连接的字线上，施加在所述场效应晶体管的pn结上流过正向上升电流，而且比所述初始电压小的第二电压，在所述第一存储单元所具有的电阻变化元件内流过复位电流的第二复位步骤；和
接着，在与所述第一存储单元连接的字线上施加所述初始电压的第三复位步骤，
在使第二存储单元具有的电阻变化元件成低电阻状态的情况下，顺序执行以下步骤：
在全部所述字线及与所述第二存储单元连接的位线上施加所述初始电压，而且在与所述第二存储单元连接的位线以外的位线及所述电压供给部上施加比所述初始电压还小的第三电压的第一设置步骤；
通过在与所述第二存储单元连接的字线上，施加在所述场效应晶体管的pn结上流过正向上升电流，而且比所述初始电压小的第四电压，在所述第二存储单元所具有的电阻变化元件内流过设置电流的第二设置步骤；和
在与所述第二存储单元连接的字线上施加所述初始电压的第三设置步骤，
在读出第三存储单元具有的电阻变化元件状态的情况下，执行如下第一读出步骤：
在与所述第三存储单元连接的字线上施加第五电压并使所述第三存储单元所具有的场效应晶体管导通的同时，通过在与所述第三存储单元连接的位线和所述电压供给部之间产生电位差，流过电流，检测在所述第三存储单元所具有的电阻变化元件内流过的电流值，作为在所述位线内流过的电流大小。
11、如权利要求10所述的驱动非易失性存储器的方法，其特征在于，
在所述第三复位步骤，急速地施加所述初始电压。
12、如权利要求10所述的驱动非易失性存储器的方法，其特征在于，
在所述第三设置步骤，缓慢地施加所述初始电压。
13、驱动如权利要求11所述的非易失性存储器的方法，其特征在于，
在所述第三设置步骤，缓慢地施加所述初始电压。
14、如权利要求10所述的驱动非易失性存储器的方法，其特征在于，
所述初始电压为0V。
15、如权利要求10所述的驱动非易失性存储器的方法，其特征在于，
在使全部所述电阻变化元件成高电阻状态的情况下，顺序执行以下步骤：
在全部所述字线及全部所述位线上施加所述初始电压，而且在所述电压供给部上施加所述第一电压的第一全复位步骤；
在全部所述字线上施加所述第二电压的第二全复位步骤；和
在全部所述字线上施加所述初始电压的第三全复位步骤。
16、如权利要求10所述的驱动非易失性存储器的方法，其特征在于，
在使全部所述电阻变化元件成低电阻状态的情况下，顺序执行以下步骤：
在全部所述字线及全部所述位线上施加所述初始电压，而且在所述电压供给部上施加所述第三电压的第一全设置步骤；
在全部所述字线上施加所述第四电压的第二全设置步骤；和
在全部所述字线上施加所述初始电压的第三全设置步骤。
17、如权利要求10所述的驱动非易失性存储器的方法，其特征在于，
所述相变材料至少包含锗、锑、碲中的任一元素。
18、如权利要求17所述的驱动非易失性存储器的方法，其特征在于，
所述第二电压比-0.8V小，
所述第三电压在-0.4V以下-0.8V以上，而且
所述第四电压比-0.4V大。
CN200480001600.4A 2003-06-25 2004-06-24 驱动非易失性存储器的方法 Pending CN1717748A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP180811/2003 2003-06-25
JP2003180811 2003-06-25

Publications (1)

Publication Number Publication Date
CN1717748A true CN1717748A (zh) 2006-01-04

Family

ID=33535183

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200480001600.4A Pending CN1717748A (zh) 2003-06-25 2004-06-24 驱动非易失性存储器的方法

Country Status (4)

Country Link
US (1) US7106618B2 (zh)
JP (1) JP3752589B2 (zh)
CN (1) CN1717748A (zh)
WO (1) WO2004114315A1 (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7738290B2 (en) 2007-02-28 2010-06-15 Elpida Memory, Inc. Phase change memory device
CN101840731A (zh) * 2009-03-12 2010-09-22 株式会社东芝 非易失性半导体存储装置及其复位方法
CN101958147A (zh) * 2009-06-25 2011-01-26 旺宏电子股份有限公司 一种相变化存储装置及其操作方法
CN102067234A (zh) * 2009-04-27 2011-05-18 松下电器产业株式会社 电阻变化型非易失性存储元件的写入方法和电阻变化型非易失性存储装置
CN102138180A (zh) * 2008-08-07 2011-07-27 索尼公司 用于可重构逻辑电路的电子器件
CN101371313B (zh) * 2006-01-13 2011-08-17 夏普株式会社 非易失性半导体存储装置
CN101101791B (zh) * 2006-07-07 2011-12-14 尔必达存储器株式会社 非易失性存储器及其控制方法
CN102077294B (zh) * 2008-06-27 2013-11-06 桑迪士克3D公司 非易失性存储系统以及写入到非易失性存储器的方法
CN104733611A (zh) * 2013-12-24 2015-06-24 华邦电子股份有限公司 电阻式存储器装置及其存储单元
CN107004435A (zh) * 2008-08-14 2017-08-01 南泰若股份有限公司 用于对电阻变化元件阵列进行动态访问和编程的方法
CN104347800B (zh) * 2014-09-17 2018-03-30 曲阜师范大学 一种相变存储器选通管及其存储单元

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5121859B2 (ja) * 2003-09-12 2013-01-16 ルネサスエレクトロニクス株式会社 記憶装置
TW200527656A (en) * 2004-02-05 2005-08-16 Renesas Tech Corp Semiconductor device
KR100733147B1 (ko) * 2004-02-25 2007-06-27 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
JP4189395B2 (ja) * 2004-07-28 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置及び読み出し方法
DE602005024840D1 (de) * 2004-09-30 2010-12-30 Nxp Bv Integrierte schaltung mit speicherzellen mit einem programmierbaren widerstand und verfahren zum adressieren von speicherzellen mit einem programmierbaren widerstand
JP2006114087A (ja) * 2004-10-13 2006-04-27 Sony Corp 記憶装置及び半導体装置
KR100738070B1 (ko) * 2004-11-06 2007-07-12 삼성전자주식회사 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성메모리 소자
KR100657944B1 (ko) * 2005-01-12 2006-12-14 삼성전자주식회사 상전이 램 동작 방법
TWI431761B (zh) * 2005-02-10 2014-03-21 Renesas Electronics Corp 半導體積體電路裝置
US7280390B2 (en) * 2005-04-14 2007-10-09 Ovonyx, Inc. Reading phase change memories without triggering reset cell threshold devices
US20060255328A1 (en) * 2005-05-12 2006-11-16 Dennison Charles H Using conductive oxidation for phase change memory electrodes
DE102005030143B4 (de) * 2005-06-28 2008-10-30 Qimonda Ag Speicherelement für eine nichtflüchtige Speicherung unter Verwendung von Widerstandselementen
US7319608B2 (en) * 2005-06-30 2008-01-15 International Business Machines Corporation Non-volatile content addressable memory using phase-change-material memory elements
US7233520B2 (en) * 2005-07-08 2007-06-19 Micron Technology, Inc. Process for erasing chalcogenide variable resistance memory bits
US7426128B2 (en) * 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
US7345907B2 (en) * 2005-07-11 2008-03-18 Sandisk 3D Llc Apparatus and method for reading an array of nonvolatile memory cells including switchable resistor memory elements
US7362604B2 (en) * 2005-07-11 2008-04-22 Sandisk 3D Llc Apparatus and method for programming an array of nonvolatile memory cells including switchable resistor memory elements
KR100674983B1 (ko) * 2005-07-13 2007-01-29 삼성전자주식회사 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치
JP3889023B2 (ja) * 2005-08-05 2007-03-07 シャープ株式会社 可変抵抗素子とその製造方法並びにそれを備えた記憶装置
US8143653B2 (en) * 2005-08-10 2012-03-27 Samsung Electronics Co., Ltd. Variable resistance memory device and system thereof
KR100690914B1 (ko) * 2005-08-10 2007-03-09 삼성전자주식회사 상변화 메모리 장치
JP4684297B2 (ja) * 2005-10-19 2011-05-18 富士通株式会社 不揮発性半導体記憶装置の書き込み方法
JP3989506B2 (ja) * 2005-12-27 2007-10-10 シャープ株式会社 可変抵抗素子とその製造方法ならびにそれを備えた半導体記憶装置
US7859896B2 (en) 2006-02-02 2010-12-28 Renesas Electronics Corporation Semiconductor device
US7626858B2 (en) * 2006-06-09 2009-12-01 Qimonda North America Corp. Integrated circuit having a precharging circuit
EP1898426A3 (fr) * 2006-09-05 2008-05-21 Stmicroelectronics Sa Mémoire à changement de phase effacable et programmable au moyen d' un décodeur de ligne
DE102007009877B3 (de) * 2007-02-28 2008-06-26 Qimonda Ag Speicherarray und Verfahren zum Reduzieren von Kriechstrom in einem Speicherarray
US20080205179A1 (en) * 2007-02-28 2008-08-28 Qimonda Ag Integrated circuit having a memory array
JP4427560B2 (ja) * 2007-05-21 2010-03-10 株式会社東芝 不揮発性メモリ装置のデータ書き込み方法
JP5205662B2 (ja) * 2008-04-01 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置
JP5221222B2 (ja) * 2008-06-25 2013-06-26 株式会社東芝 半導体記憶装置
WO2010013081A1 (en) * 2008-07-29 2010-02-04 Fabio Pellizzer Reversing a potential polarity for reading phase-change cells to shorten a recovery delay after programming
TWI453744B (zh) * 2008-10-09 2014-09-21 Micron Technology Inc 反轉極性以讀取相變單元致使縮短程式化後之延遲
JP4563511B2 (ja) * 2008-10-21 2010-10-13 パナソニック株式会社 不揮発性記憶装置
US7936583B2 (en) * 2008-10-30 2011-05-03 Seagate Technology Llc Variable resistive memory punchthrough access method
JP5242467B2 (ja) * 2009-03-19 2013-07-24 株式会社東芝 不揮発性メモリおよび再構成可能な回路
CN102197434A (zh) * 2009-10-15 2011-09-21 松下电器产业株式会社 电阻变化型非易失性存储装置
US8233309B2 (en) * 2009-10-26 2012-07-31 Sandisk 3D Llc Non-volatile memory array architecture incorporating 1T-1R near 4F2 memory cell
KR101097446B1 (ko) * 2010-01-29 2011-12-23 주식회사 하이닉스반도체 디스터번스를 줄일 수 있는 상변화 메모리 장치의 구동방법
WO2013028377A1 (en) * 2011-08-24 2013-02-28 Rambus Inc. System and method for performing memory operations on rram cells
US8994489B2 (en) 2011-10-19 2015-03-31 Micron Technology, Inc. Fuses, and methods of forming and using fuses
US8723155B2 (en) 2011-11-17 2014-05-13 Micron Technology, Inc. Memory cells and integrated devices
US9252188B2 (en) 2011-11-17 2016-02-02 Micron Technology, Inc. Methods of forming memory cells
JP2013232480A (ja) * 2012-04-27 2013-11-14 Toshiba Corp 半導体装置およびその製造方法
US9136467B2 (en) 2012-04-30 2015-09-15 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US20140117302A1 (en) * 2012-11-01 2014-05-01 Micron Technology, Inc. Phase Change Memory Cells, Methods Of Forming Phase Change Memory Cells, And Methods Of Forming Heater Material For Phase Change Memory Cells
US9553262B2 (en) 2013-02-07 2017-01-24 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of memory cells
US9881971B2 (en) 2014-04-01 2018-01-30 Micron Technology, Inc. Memory arrays
US9362494B2 (en) 2014-06-02 2016-06-07 Micron Technology, Inc. Array of cross point memory cells and methods of forming an array of cross point memory cells
US9343506B2 (en) 2014-06-04 2016-05-17 Micron Technology, Inc. Memory arrays with polygonal memory cells having specific sidewall orientations
US10340005B2 (en) 2015-07-29 2019-07-02 Nantero, Inc. Resistive change element arrays with in situ initialization
US10290349B2 (en) 2015-07-29 2019-05-14 Nantero, Inc. DDR compatible open array architectures for resistive change element arrays
KR102559577B1 (ko) 2018-08-08 2023-07-26 삼성전자주식회사 저항성 메모리 장치
TWI709138B (zh) * 2019-04-03 2020-11-01 華邦電子股份有限公司 非揮發式記憶體及其重置方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04142190A (ja) * 1990-10-03 1992-05-15 Hitachi Ltd 映像信号処理装置
US5296716A (en) * 1991-01-18 1994-03-22 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
JP4220665B2 (ja) * 1999-11-15 2009-02-04 パナソニック株式会社 半導体装置
EP1102327B1 (en) 1999-11-15 2007-10-03 Matsushita Electric Industrial Co., Ltd. Field effect semiconductor device
US6314014B1 (en) * 1999-12-16 2001-11-06 Ovonyx, Inc. Programmable resistance memory arrays with reference cells
US6590807B2 (en) * 2001-08-02 2003-07-08 Intel Corporation Method for reading a structural phase-change memory
JP4911845B2 (ja) * 2001-09-20 2012-04-04 株式会社リコー 相変化型不揮発性メモリ素子、該相変化型不揮発性メモリ素子を用いたメモリアレーおよび該相変化型不揮発性メモリ素子の情報記録方法
US6667900B2 (en) * 2001-12-28 2003-12-23 Ovonyx, Inc. Method and apparatus to operate a memory cell
JP3948292B2 (ja) 2002-02-01 2007-07-25 株式会社日立製作所 半導体記憶装置及びその製造方法
JP2003273352A (ja) * 2002-03-19 2003-09-26 Matsushita Electric Ind Co Ltd 半導体装置
US6671710B2 (en) * 2002-05-10 2003-12-30 Energy Conversion Devices, Inc. Methods of computing with digital multistate phase change materials
US6768665B2 (en) * 2002-08-05 2004-07-27 Intel Corporation Refreshing memory cells of a phase change material memory device
US6831856B2 (en) * 2002-09-23 2004-12-14 Ovonyx, Inc. Method of data storage using only amorphous phase of electrically programmable phase-change memory element

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101371313B (zh) * 2006-01-13 2011-08-17 夏普株式会社 非易失性半导体存储装置
CN101101791B (zh) * 2006-07-07 2011-12-14 尔必达存储器株式会社 非易失性存储器及其控制方法
US7738290B2 (en) 2007-02-28 2010-06-15 Elpida Memory, Inc. Phase change memory device
CN102077294B (zh) * 2008-06-27 2013-11-06 桑迪士克3D公司 非易失性存储系统以及写入到非易失性存储器的方法
CN102138180A (zh) * 2008-08-07 2011-07-27 索尼公司 用于可重构逻辑电路的电子器件
CN107004435A (zh) * 2008-08-14 2017-08-01 南泰若股份有限公司 用于对电阻变化元件阵列进行动态访问和编程的方法
CN107004435B (zh) * 2008-08-14 2019-12-31 南泰若股份有限公司 用于对电阻变化元件阵列进行动态访问和编程的方法
CN101840731A (zh) * 2009-03-12 2010-09-22 株式会社东芝 非易失性半导体存储装置及其复位方法
CN101840731B (zh) * 2009-03-12 2013-02-27 株式会社东芝 非易失性半导体存储装置及其复位方法
CN102067234A (zh) * 2009-04-27 2011-05-18 松下电器产业株式会社 电阻变化型非易失性存储元件的写入方法和电阻变化型非易失性存储装置
CN102067234B (zh) * 2009-04-27 2013-10-09 松下电器产业株式会社 电阻变化型非易失性存储元件的写入方法和电阻变化型非易失性存储装置
US8665633B2 (en) 2009-04-27 2014-03-04 Panasonic Corporaion Nonvolatile variable resistance memory element writing method, and nonvolatile variable resistance memory device
CN101958147B (zh) * 2009-06-25 2013-03-27 旺宏电子股份有限公司 一种相变化存储装置及其操作方法
CN101958147A (zh) * 2009-06-25 2011-01-26 旺宏电子股份有限公司 一种相变化存储装置及其操作方法
CN104733611A (zh) * 2013-12-24 2015-06-24 华邦电子股份有限公司 电阻式存储器装置及其存储单元
CN104733611B (zh) * 2013-12-24 2017-09-05 华邦电子股份有限公司 电阻式存储器装置及其存储单元
CN104347800B (zh) * 2014-09-17 2018-03-30 曲阜师范大学 一种相变存储器选通管及其存储单元

Also Published As

Publication number Publication date
US7106618B2 (en) 2006-09-12
WO2004114315A1 (ja) 2004-12-29
JPWO2004114315A1 (ja) 2006-07-27
US20050117397A1 (en) 2005-06-02
JP3752589B2 (ja) 2006-03-08

Similar Documents

Publication Publication Date Title
CN1717748A (zh) 驱动非易失性存储器的方法
CN100337333C (zh) 非易失性触发器
CN1217415C (zh) 半导体存储器件
CN1112732C (zh) 半导体存储器件
CN1203550C (zh) 存储器、写入设备、读取设备、写入方法和读取方法
CN1210784C (zh) 半导体存储装置的驱动方法
CN1677675A (zh) 非易失性半导体存储器件
CN1309084C (zh) 半导体存储装置及半导体集成电路
CN1650419A (zh) 固体电解质开关元件及使用其的fpga、存储元件及其制造方法
CN1157792C (zh) 一次可编程半导体非易失性存储器件及其制造方法
CN1494157A (zh) 半导体存储器件及其控制方法
CN1574092A (zh) 高密度的相随机存取存储器
CN1622311A (zh) 半导体器件的制造方法及半导体器件
CN1933208A (zh) 相变存储器装置及其制造方法
CN1445784A (zh) 强感应体存储器及其动作方法和存储器装置
CN1901089A (zh) 存储器件
CN1389927A (zh) 半导体器件及电子装置
CN1290118C (zh) 非易失半导体存储装置
CN1225024C (zh) 半导体存储装置及其驱动方法
CN1306616C (zh) 包括每个有浮动栅和控制栅极的mos晶体管的半导体存储器
CN1210804C (zh) 非易失性半导体存储装置
CN1551362A (zh) 半导体存储装置、半导体装置和便携电子设备
CN1271714C (zh) 可正确写入数据的半导体存储装置
CN1495904A (zh) 半导体存储器、半导体器件以及半导体器件的控制方法
CN1303692C (zh) 半导体存储装置及其制造方法和驱动方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned
C20 Patent right or utility model deemed to be abandoned or is abandoned