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CN110718529A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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CN110718529A
CN110718529A CN201910626207.2A CN201910626207A CN110718529A CN 110718529 A CN110718529 A CN 110718529A CN 201910626207 A CN201910626207 A CN 201910626207A CN 110718529 A CN110718529 A CN 110718529A
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CN
China
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semiconductor chip
conductive
wiring layer
heat
semiconductor device
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Application number
CN201910626207.2A
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胁坂伸治
河野一郎
冈田修
福岛正人
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Aoi Electronics Co Ltd
Original Assignee
Aoi Electronics Co Ltd
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Abstract

在层叠多个半导体芯片来构成的半导体装置中，在半导体芯片的散热不足的情况下，动作因热量而不稳定。半导体装置(80)具备：布线层(22)；主面经由第一连接部(28)而与布线层(22)连接的第一半导体芯片(25)；在俯视时配置于第一半导体芯片(25)的外侧并沿与布线层(22)垂直的方向延伸的多个导电接线柱(24)；连接于第一半导体芯片(25)的与主面相反一侧的背面和多个导电接线柱中的至少一个(24G)的导热部件(30)；与第一半导体芯片的背面以外的面、布线层及导电接线柱的侧面相接的密封树脂(29)；以及经由第二连接部(71)而与导电接线柱的与布线层相反的一侧的端部连接的第二半导体芯片(125)。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
为了提高向电子设备安装半导体部件的安装效率并提高电子设备的性能，使用了层叠有多个含有半导体芯片的半导体封装体的半导体部件(半导体装置)。(参照专利文献1)
现有技术文献
专利文献1：美国专利申请公开第2017/294422号说明书
发明内容
发明所要解决的课题
由于半导体芯片在动作时消耗的电力变成热量，所以为了使半导体芯片稳定地动作，需要使半导体芯片充分地散热。专利文献1中公开了在半导体芯片的背面形成导热体的技术。但是，仅在所层叠的半导体芯片的背面形成导热体的话，即使热量从半导体芯片传递至导热体，该热量也不会充分地从导热体向其它部分散热。因此，半导体芯片的散热不足，难以使半导体芯片以及半导体产品稳定地动作。
本发明的半导体装置具备：布线层；第一半导体芯片，其主面经由第一连接部而与上述布线层连接；多个导电接线柱，其在俯视时配置于上述第一半导体芯片的外侧，并且沿与上述布线层垂直的方向延伸；导热部件，其连接于上述第一半导体芯片的与上述主面相反的一侧的背面和上述多个导电接线柱中的至少一个导电接线柱；密封树脂，其与上述第一半导体芯片的上述背面以外的面、上述布线层以及上述导电接线柱的侧面相接；以及第二半导体芯片，其经由第二连接部而与上述导电接线柱的与上述布线层相反的一侧的端部连接。
本发明的半导体装置的制造方法包括以下工序：形成布线层；形成沿与上述布线层垂直的方向延伸的多个导电接线柱；准备第一半导体芯片，并将上述第一半导体芯片的主面经由第一连接部接合于上述布线层；树脂密封上述第一半导体芯片、上述布线层以及上述导电接线柱；将由上述树脂密封形成的密封树脂研磨至上述第一半导体芯片的与上述主面相反的一侧的背面以及上述导电接线柱的与上述布线层相反的一侧的端面的高度；形成将上述第一半导体芯片的上述背面和上述多个导电接线柱中的至少一个导电接线柱连接的导热部件；以及经由第二连接部将第二半导体芯片与上述导电接线柱的上述端面连接。
发明的效果如下。
根据本发明，通过使半导体芯片所产生的热量经由导热部件传导至导电接线柱，能够高效地冷却半导体芯片以及半导体装置。
附图说明
图1是说明本发明的一个实施方式的半导体装置的制造方法的图，且是示出前半部分的工序的图。
图2是说明本发明的一个实施方式的半导体装置的制造方法的图，且是示出图1之后的工序的图。
图3是说明本发明的一个实施方式的半导体装置的制造方法的图，且是示出图2之后的工序的图。
图4是说明本发明的一个实施方式的半导体装置的制造方法的图，且是示出图3之后的工序的图。
图5是说明本发明的一个实施方式的半导体装置的制造方法的图，且是示出图4之后的工序的图。
图中：
80—半导体装置，10—支撑基板，11—剥离层，12—薄铜层，14—下层焊盘(布线层)，15—下层布线(布线层)，17—层间布线(布线层)，20a、20b—上层焊盘(布线层)，16—层间绝缘膜，22—布线层，24—导电接线柱，25、25a—第一半导体芯片，28—第一接合部，29、129—密封树脂，30—导热部件，71—第二接合部，125—第二半导体芯片，32、132—焊锡球。
具体实施方式
(一个实施方式)
图1至图5是用于说明本发明的一个实施方式的半导体装置80的制造方法的图。此外，图1至图5中表示了示出下述的一个半导体装置80的制造工序的图，但支撑基板10也可以是比半导体装置80大的基板，在支撑基板10上排列地形成有多个半导体装置80(更严格来说是下述的中间生成体50)。
(支撑基板)
图1的(a)是示出用于制造半导体装置80的支撑基板10的截面的图，在支撑基板10的上表面，从支撑基板10侧起依次形成有剥离层11以及薄铜层12。支撑基板10例如由玻璃构成，支撑基板10的厚度优选为100～2000μm左右。
在图1的(a)及之后的各图中，为了容易理解，相对于支撑基板10的面内方向(图中的左右方向)，放大地描绘垂直于支撑基板10的表面的方向(图中的上下方向)的长度。
此外，在图1的(b)之后的各图中，省略支撑基板10的厚度的一部分来示出。
从剥离容易度、膜形成性的方面等看，优选剥离层11是主要含碳的层，剥离层11的厚度优选为1～20nm左右。剥离层11除以碳为主成分的层以外，也可以还包括含金属的层。
薄铜层12是厚度为50～2000nm左右的以铜为主成分的层。
当销售形成有适于上述条件的剥离层11等的支撑基板10时，可以购入来使用。
(布线层的形成)
图1的(b)示出在作为支撑基板10上的最上层的薄铜层12之上形成有下层焊盘14以及下层布线15的状态。当形成下层焊盘14以及下层布线15时，首先在薄铜层12上的整个表面形成光致抗蚀剂13，并在该光致抗蚀剂层形成与下层焊盘14以及下层布线15的形状对应的所希望的开口部。而且，通过将支撑基板10浸渍在电镀液中并进行电镀铜，来对薄铜层12所露出的部分(即光致抗蚀剂13的开口部)镀铜，从而形成下层焊盘14以及下层布线15。下层布线15是使多个下层焊盘14彼此连接的布线。之后，除去光致抗蚀剂13。
图1的(c)示出以覆盖下层焊盘14以及下层布线15的方式在支撑基板10上形成层间绝缘膜16、并在层间绝缘膜16的预定位置形成有通孔16a的状态。
作为层间绝缘膜16的材料，使用感光性的聚酰亚胺等，通过向层间绝缘膜16的预定部位照射激光等修整后的光使之感光，并使之显影并除去聚酰亚胺，由此形成通孔16a。
图1的(d)示出在层间绝缘膜16的表面形成有电镀籽晶层18、并在电镀籽晶层18之上形成有刻画图案而成的光致抗蚀剂19的状态。
电镀籽晶层18通过利用化学镀或者溅射等干式成膜法使铜等金属在图1的(c)所示的支撑基板10上成膜来形成。电镀籽晶层18的厚度为50～200nm左右。
在形成电镀籽晶层18后，在电镀籽晶层18的整个表面形成光致抗蚀剂19，并对光致抗蚀剂19进行曝光以及显影，由此刻画图案来形成光致抗蚀剂19。
通过将该状态下的支撑基板10浸渍在电镀液中并进行电镀铜，来对电镀籽晶层18所露出的部分19a(即光致抗蚀剂19被除去的部分)镀铜。同样在图1的(c)所示的通孔16a的内部，作为电镀籽晶层18，通过电镀铜来填充铜，从而形成层间布线17。
之后，除去光致抗蚀剂19。
图1的(e)示出除去光致抗蚀剂19后的支撑基板10的状态。对电镀籽晶层18上的图1的(d)中光致抗蚀剂19被除去后的部分19a，镀铜等金属，从而在该部分形成有上层焊盘20a、20b以及上层布线21。
此处，上层焊盘20a是与下述的第一半导体芯片25或者导电接线柱24连接的焊盘，另外也可以经由层间布线17而与下层焊盘14连接。上层焊盘20b经由层间布线17而与下层焊盘14连接。上层布线21是使多个上层焊盘20a、20b彼此连接的布线。
此外，本说明书中，与将下层焊盘14、下层布线15、上层焊盘20a、20b、上层布线21以及层间布线17统称或者分别称作布线层22。
(导电接线柱的形成)
与图1的(e)所示的状态的支撑基板10相比，在上层焊盘20a、20b、上层布线21以及电镀籽晶层18之上形成有干膜23，并在干膜23的预定部位形成有开口23a。
图2的(a)示出形成有干膜23以及开口23a的状态。
干膜23在形成有上层焊盘20a等的支撑基板10上接合干膜片而形成。通过向干膜23上的预定位置照射激光等修整后的光使干膜23感光，使之显影并局部地除去干膜23，由此形成开口23a。开口23a的侧面形成为与干膜23的表面大致垂直。
图2的(b)示出在干膜23的开口23a的内部以与上层焊盘20a接触的方式形成有由铜等低电阻金属构成的导电接线柱24的状态。
将图2的(a)所示的状态下的支撑基板10浸渍在电镀液中，并将电镀籽晶层18作为电极进行电镀，从而在与电镀籽晶层18连接的上层焊盘20a之上，通过镀铜等低电阻金属来进行导电接线柱24的形成。
构成导电接线柱24的金属不限定于铜，是低电阻的金属或者合金即可，其电阻率为100[nΩ·m]以下即可。
作为一例，导电接线柱24的长度(图中的上下方向的长度)为150μm至500μm左右。
在形成导电接线柱24后，除去干膜23，另外通过蚀刻来除去电镀籽晶层18。电镀籽晶层18的蚀刻将上层焊盘20a、20b以及上层布线21作为蚀刻掩模来进行。此时，上层焊盘20a、20b以及上层布线21也因蚀刻而稍微溶解。但是，通过预先使上层焊盘20a、20b以及上层布线21的厚度比电镀籽晶层18的厚度厚，能够完全地除去电镀籽晶层18，并且能够使上层焊盘20a、20b以及上层布线21保留。
图2的(c)示出除去电镀籽晶层18后的状态的支撑基板10。
导电接线柱24与沿支撑基板10的上表面形成的布线层22(上层焊盘20a、20b等)连接，并且沿与布线层22垂直的方向(图中的上方)延伸地形成。
此外，如上所述，支撑基板10是比下述的半导体装置80大的基板，当在支撑基板10上排列地形成多个半导体装置80的情况下，在支撑基板10上，以与所形成的半导体装置80的个数对应的个数排列地形成多个图2的(c)所示的导电接线柱24、布线层(上层焊盘20a、20b等)的构造物。
(第一半导体芯片的接合以及树脂密封)
图3的(a)示出第一半导体芯片25a接合、并由密封树脂29密封了的状态的支撑基板10。
第一半导体芯片25a是CPU等逻辑电路IC、DRAM等存储IC等从硅晶片切割出的一个半导体集成电路芯片。
如图3的(a)所示，在第一半导体芯片25a的形成有半导体集成电路的主面(图3的(a)中的下侧的面)的一部分，在与支撑基板10接合前，预先形成有连接接线柱26以及焊锡27。
并且，也可以根据需要，预先在连接接线柱26与焊锡27之间形成有阻挡金属层。
此外，也可以根据情况，省略连接接线柱26，利用焊锡27来接合上层焊盘20a与形成于第一半导体芯片25a的主面的焊盘。
本说明书中，将连接接线柱26、焊锡27、以及根据需要而追加的阻挡金属层分别或者一并称作第一连接部28。
此外，由于相对于第一半导体芯片25a进行的连接接线柱26、焊锡27、以及阻挡金属层的形成使用公知的方法即可，所以省略说明。
第一半导体芯片25a使主面朝下，对位成连接接线柱26以及焊锡27与预定的上层焊盘20a对置，并进行加热处理来接合。第一半导体芯片25a的接合能够使用各种倒装芯片贴合机来进行。
此外，如上所述，在支撑基板10上，以与形成的半导体装置80的个数对应的个数排列地形成有多个导电接线柱24、布线层22的构造物，在该情况下，也可以使多个第一半导体芯片25a与分别对应的上层焊盘20a对位，进行暂时压焊，之后进行加热处理来集中接合多个第一半导体芯片25a。
对接合有第一半导体芯片25a的支撑基板10进行树脂密封。作为密封树脂29，例如使用在环氧基的树脂中填充有二氧化硅等填充物的树脂。当进行密封时，利用压缩模塑法，在金属模中对液状的树脂进行加压形成。此外，也可以利用传递模塑法来进行加工。并且，也可以使用颗粒状、粉体状的树脂。
形成于支撑基板10上的布线层22的上表面、第一半导体芯片25a、以及导电接线柱24的侧面及端面由密封树脂29密封。
(密封树脂以及第一半导体芯片的研磨)
对在上述中形成的密封树脂29的表面以及第一半导体芯片的背面(与主面相反的一侧的面)进行研磨。对于研磨而言，利用机械式研磨或者机械化学式研磨，对导电接线柱24的与布线层22相反的一侧(图3的(a)中的上端侧)的端面进行研磨直至从密封树脂29露出。
图3的(b)示出研磨后的支撑基板10的状态。
研磨前的第一半导体芯片25a的厚度为600～800μm左右，而研磨后的第一半导体芯片25的厚度为100～200μm左右。
此外，也可以将已在接合前研磨至100～200μm左右的第一半导体芯片25接合于支撑基板10，来代替在支撑基板10上的接合厚度600～800μm的第一半导体芯片25a后进行研磨。该情况下，能够大幅度减少支撑基板10上的第一半导体芯片25a的研磨，并且也能够减少密封树脂29的厚度，也能够减少密封树脂29的研磨所需的时间。
(导热部件的形成)
图4的(a)示出形成有导热部件30的支撑基板10的剖视图，图4的(b)示出其俯视图。
导热部件30形成为连接于第一半导体芯片25的背面(剖视图中的上侧的面)和俯视时形成于第一半导体芯片25的周围的多个导电接线柱24的至少一个。
本说明书中，俯视是指从与其主面垂直且与布线层22相反的一侧的上方远处观察第一半导体芯片25的状态。
作为一例，导热部件30由含铜、钛的金属构成，通过溅射等干式成膜形成在第一半导体芯片25的背面、密封树脂29的上表面、以及导电接线柱24的上表面(与布线层22相反的一侧的端面)。在成膜后，通过光刻工序将必要部分以外的部分除去，从而形成将第一半导体芯片25的背面与导电接线柱24的至少一个(导电接线柱24G)连接的导热部件30。
此外，从散热的观点看，导热部件30不需要覆盖第一半导体芯片25的整个背面，覆盖某程度的部分足以。但是，从第一半导体芯片25的密封的观点看，优选覆盖第一半导体芯片25的整个背面。
导热部件30也可以是由硅酮、丙烯酸、聚烯烃等构成的导热片。在该情况下，也在第一半导体芯片25的背面以及导电接线柱24粘贴导热片，利用光刻、激光刀具等切除不需要的部分，成为图4的(b)所示的所希望的形状即可。
第一半导体芯片25所产生的热量经由导热部件30向导电接线柱24G传递，并从导电接线柱24G经由布线层22向装配下述的半导体装置80的电子设备的布线基板传递。因此，能够高效地使第一半导体芯片25所产生的热量散热。
以下，将由密封树脂29一体地密封(保持)的第一半导体芯片25、导电接线柱24、布线层22(14、20a等)、层间绝缘膜16、以及密封树脂29本身与导热部件30一并称作中间生成体50。
(支撑基板的剥离)
从由密封树脂29密封后的中间生成体50剥离支撑基板10。对于支撑基板10的剥离，首先切割支撑基板10的周边部，或者在支撑基板10的周边部的密封树脂29侧挖下，使剥离层11在切割部或者挖下部的截面露出。而且，将具有刀刃的金属制的刀片按压至在上述的截面露出的剥离层11，一边使剥离层11产生裂缝一边使刀片向支撑基板10的面内方向移动，从而从中间生成体50剥离支撑基板10。
在剥离支撑基板10后，利用蚀刻将在层间绝缘膜16的下表面残存的剥离层11以及薄铜层12除去。
当进行剥离层11以及薄铜层12的蚀刻时，也可以同时除去当进行上述的研磨时可能形成于导电接线柱24的端部的毛刺。
此外，如上所述，当在支撑基板10上排列地形成有多个半导体装置80时，上述的切割部或者挖下部的俯视时的形状成为大致沿形成在支撑基板10上的多个半导体装置80(第一半导体芯片25等)的外形的形状，这在能够使被切割的部分的面积最小的方面优选。
即，支撑基板10的外形形状呈四边形，并在该四边形中以外形大致呈四边形的方式排列多个第一半导体芯片25等，在该情况下，期望上述的切割部或者挖下部的俯视时的形状呈四边形。
另一方面，支撑基板10的外形形状呈圆形，并在该圆形中以外形大致呈圆形的方式排列多个第一半导体芯片25等，在该情况下，期望上述的切割部或者挖下部的俯视时的形状呈圆形。
(焊锡球的形成)
如图5的(a)所示，在层间绝缘膜16以及下层焊盘14的下表面形成阻焊剂31。而且，向阻焊剂31的与下层焊盘14对应的位置照射激光等修整后的光使阻焊剂31感光，并使之显影来局部地除去阻焊剂31，从而形成开口部，并使下层焊盘14在开口部处露出。
接着，将焊锡球32搭载于从阻焊剂31的开口部露出的下层焊盘14，并进行加热回流焊，从而使焊锡球32的至少一部分熔融，将焊锡球32固定于下层焊盘14。
由此，第一半导体封装体60完成。
此外，如上所述，当在支撑基板10上排列地形成多个半导体装置80的情况下，在焊锡球的形成后，使用切割锯来切割(分离)成各个半导体装置80。
此外，根据制造的半导体装置80的用途，也可以省略上述的焊锡球的形成工序。此时，中间生成体50变成第一半导体封装体60。
(第二半导体芯片的接合)
图5的(b)是示出在图5的(a)所示的第一半导体封装体60接合第二半导体封装体70而成的完成品的半导体装置80的图。
与上述的第一半导体封装体60相同，第二半导体封装体70具有第二半导体芯片125、连接接线柱126、焊锡127、第二布线层122、密封树脂129、阻焊剂131、以及焊锡球132等。第二半导体芯片125是CPU等逻辑电路IC、DRAM等存储IC等从硅晶片切割出的一个半导体集成电路芯片。与上述的第一半导体封装体60的布线层22相同，第二布线层122具有下层焊盘114、下层布线115、上层焊盘120a、120b、上层布线121、以及层间布线117。
由于第二半导体封装体70的制造工序与上述的第一半导体封装体60的制造工序大致相同，所以省略说明。但是，在第二半导体封装体70中，不需要研磨密封树脂129直至第二半导体芯片125的背面(图中的上表面)露出，第二半导体芯片125的背面设为由密封树脂129覆盖。
将第二半导体封装体70的焊锡球132对位于第一半导体封装体60的导电接线柱24的端部，进行加热处理来接合。由此，第一半导体封装体60的布线层22与第二半导体封装体70中的第二半导体芯片125电连接。
本申请说明书中，将第二半导体芯片125与导电接线柱24电连接的部分、即连接接线柱126、焊锡127、第二布线层122、以及焊锡球132一并称作第二连接部71。
此外，在导热部件30由导电性的材料构成的情况下，能够将焊锡球132经由导热部件30连接至导电接线柱24G的端部。
另一方面，在导热部件30由非导电性的材料构成的情况下，将导热部件30预先连接至导电接线柱24G的侧面(端面以外)，之后将焊锡球132连接至导电接线柱24的端部即可。
在导热部件30由非导电性的材料构成的情况下，也可以设置用于导热的导电接线柱24G，并使非导电性的导热部件30与该导电接线柱24G连接。
在上述的任一情况下，与导热部件30连接的导电接线柱24G均优选与保持为接地电位的布线(布线层22中的布线)连接。
此时，由于导电接线柱24G的电位保持为恒定值，所以第一半导体芯片25的背面的电位也保持为恒定的接地电位，能够防止对第一半导体芯片25施加不需要的电噪声。
此外，导电接线柱24的截面形状可以如图4的(b)所示地呈圆形，或者也可以呈包括正方形在内的长方形。
此外，导电接线柱24沿形成于干膜23的开口23a的内部形状形成。因而，即使在导电接线柱24的截面形状呈长方形的情况下，其四角部以通常形成开口23a的光刻(曝光以及蚀刻)的析象分辨极限程度的曲率半径变圆。因此，导电接线柱24的截面形状呈长方形是指其截面形状大致呈长方形，也包括四角部具有光刻(曝光以及蚀刻)的析象分辨极限程度的曲率半径的形状。
若截面形状呈长方形，则即使在导电接线柱24与第二半导体封装体70的焊锡球132的对位存在误差而彼此产生了位置偏移的情况下，与截面形状呈圆形的情况相比，也能够增大接合部的面积，从而接合的可靠性增加。并且，由于导电接线柱24的截面积增加，所以能够降低导电接线柱24的电阻的值。
(一个实施方式的效果)
(1)以上的一个实施方式的半导体装置80具有：布线层22；第一半导体芯片25，其主面经由第一连接部28而与布线层22连接；多个导电接线柱24，其在俯视时配置于第一半导体芯片25的外侧，并且沿与布线层22垂直的方向延伸；导热部件30，其将第一半导体芯片25的与主面相反侧的背面与多个导电接线柱24中的至少一个(24G)连接；密封树脂29，其与第一半导体芯片25的背面以外的面、布线层22、以及导电接线柱24的侧面相接；以及第二半导体芯片125，其经由第二连接部71而与导电接线柱24的布线层22的相反侧的端部连接。
通过该结构，能够使被密封并难以向周围散热的第一半导体芯片25所产生的热量经由导热部件30、导电接线柱24、布线层22、以及焊锡球32向装配半导体装置80的电路基板传导，从而高效地散热(冷却)。由此能够使第一半导体芯片25以在热量方面稳定的状态进行动作。
(2)在(1)的基础上，进一步，第一半导体芯片25的背面、导电接线柱24的与布线层22相反的一侧的面、以及密封树脂29的表面处于同一平面上，通过使导热部件30形成在该同一平面上，导热部件30的形成变得容易，并且能够使导热部件30内的导热路径变得最短，提高导热效率。
(3)在(1)或(2)的基础上，通过将导热部件30设为含铜或钛的金属，能够提高导热性，提高耐久性。
(4)在(1)或(2)的基础上，通过将导热部件30设为导热片，从而能够以低成本形成导热部件30。
(5)在(1)至(4)任一项的基础上，通过将连接有导热部件30的导电接线柱24G设为传递接地电位的导电接线柱，能够恒定地保持第一半导体芯片25的背面的电位，从而能够防止向第一半导体芯片25混入不需要的噪声。
(6)在(1)至(5)任一项的基础上，通过将导电接线柱24的截面形状设为长方形，即使在导电接线柱24与第二半导体封装体70的焊锡球132的对位存在误差而彼此产生了位置偏移的情况下，与截面形状呈圆形的情况相比，也能够增大接合部的面积，从而能够提高接合的可靠性。
(7)以上的一个实施方式的半导体装置80的制造方法包括以下工序：形成布线层22；形成沿与布线层22垂直的方向延伸的多个导电接线柱24；准备第一半导体芯片25，并将第一半导体芯片25的主面经由第一连接部28接合于布线层22；树脂密封第一半导体芯片25、布线层22、以及导电接线柱24；将由树脂密封形成的密封树脂29研磨至第一半导体芯片25的与主面相反的一侧的背面以及导电接线柱24的与布线层22相反的一侧的端面的高度；形成将第一半导体芯片25的背面与多个导电接线柱24中的至少一个(24G)连接的导热部件30；以及经由第二连接部71将第二半导体芯片125与导电接线柱24的端面连接。
通过该结构，能够使被密封并难以向周围散热的第一半导体芯片25所产生的热量经由导热部件30、导电接线柱24、布线层22、以及焊锡球32向装配半导体装置80的电路基板传导，从而能够制造高效地散热(冷却)的半导体装置。即，能够制造使第一半导体芯片25以在热量方面稳定的状态进行动作的半导体装置。
(8)在(7)的基础上，在上述的研磨中，也能够设为研磨第一半导体芯片25a的背面的结构，由此能够省略在接合于支撑基板10前研磨第一半导体芯片25的工序。
(9)在(7)或(8)的基础上，也能够通过使含铜或钛的金属相对于第一半导体芯片25的背面、密封树脂29的表面以及导电接线柱24的端面进行干式成膜，来进行导热部件30的形成。通过直接成膜于第一半导体芯片25的背面，并利用其紧贴性的高度，能够实现较高的散热性能和发热时的耐热紧贴性的提高。
(10)在(7)或(8)的基础上，能够通过将导热片粘贴于第一半导体芯片25的背面以及导电接线柱24来进行导热部件30的形成，由此能够以低成本形成导热部件30。
(11)在(7)至(10)任一项的基础上，通过将导热部件30与多个导电接线柱24中传递接地电位的接线柱(导电接线柱24G)连接，能够恒定地保持第一半导体芯片25的背面的电位，从而能够制造防止向第一半导体芯片25混入不需要的噪声的半导体装置。
此外，在上述的一个实施方式以及变形例中，布线层22设为由下层布线15及下层焊盘14、上层布线21及上层焊盘20a、20b、层间布线17构成的双层布线，但布线层22不限定于此，也可以是单层布线。或者，也可以设为在上层布线21及上层焊盘20a、20b之上还形成有层间布线以及最上层焊盘、最上层布线等的三层以上的布线结构。
并且，半导体装置并非仅层叠有上述的第一半导体封装体60和第二半导体封装体70这两段，也可以遍及三段以上层叠有多个半导体封装体。在该情况下，与第一半导体封装体60相同，配置于中间层的半导体封装体优选具备将其内部的半导体芯片的背面与多个导电接线柱的至少一个连接的导热部件30。
此外，在上述的一个实施方式以及变形例中，布线层22设为由下层布线15及下层焊盘14、上层布线21及上层焊盘20a、20b、层间布线17构成的双层布线，但布线层22不限定于此，也可以是单层布线。或者，也可以设为由在上层布线21及上层焊盘20a、20b之上还形成有层间布线以及最上层焊盘、最上层布线等的三层以上的布线构成。
此外，构成布线层22的下层焊盘14、下层布线15、上层焊盘20a、20b、上层布线21、以及层间布线17的厚度(与支撑基板10的上表面垂直的方向的长度)分别为1μm～20μm左右。因此，布线层22的整体为5μm～100μm左右的厚度。
另一方面，半导体装置80的横宽(图4的(c)中的左右方向的长度)为5mm～20mm左右。因此，能够认为布线层22是整体比半导体装置80薄的平板上的构成物，并且可以认为导电接线柱24沿与布线层22垂直的方向延伸。
本发明不限定于以上的内容。本发明的范围内也包括认为在本发明的技术思想的范围内的其它方式。

Claims (11)

1.一种半导体装置，其特征在于，具备：
布线层；
第一半导体芯片，其主面经由第一连接部而与上述布线层连接；
多个导电接线柱，其在俯视时配置于上述第一半导体芯片的外侧，并且沿与上述布线层垂直的方向延伸；
导热部件，其连接于上述第一半导体芯片的与上述主面相反的一侧的背面和上述多个导电接线柱中的至少一个导电接线柱；
密封树脂，其与上述第一半导体芯片的上述背面以外的面、上述布线层以及上述导电接线柱的侧面相接；以及
第二半导体芯片，其经由第二连接部而与上述导电接线柱的与上述布线层相反的一侧的端部连接。
2.根据权利要求1所述的半导体装置，其特征在于，
上述第一半导体芯片的上述背面、上述导电接线柱的与上述布线层相反的一侧的面以及上述密封树脂的表面处于同一平面上，
上述导热部件形成在上述同一平面上。
3.根据权利要求1或2所述的半导体装置，其特征在于，
上述导热部件是含铜或钛的金属。
4.根据权利要求1或2所述的半导体装置，其特征在于，
上述导热部件是导热片。
5.根据权利要求1～4任一项中所述的半导体装置，其特征在于，
连接有上述导热部件的上述导电接线柱是传递接地电位的导电接线柱。
6.根据权利要求1～5任一项中所述的半导体装置，其特征在于，
上述导电接线柱的截面形状呈长方形。
7.一种半导体装置的制造方法，其特征在于，包括以下工序：
形成布线层；
形成沿与上述布线层垂直的方向延伸的多个导电接线柱；
准备第一半导体芯片，并将上述第一半导体芯片的主面经由第一连接部接合于上述布线层；
树脂密封上述第一半导体芯片、上述布线层以及上述导电接线柱；
将由上述树脂密封形成的密封树脂研磨至上述第一半导体芯片的与上述主面相反的一侧的背面以及上述导电接线柱的与上述布线层相反的一侧的端面的高度；
形成将上述第一半导体芯片的上述背面和上述多个导电接线柱中的至少一个导电接线柱连接的导热部件；以及
经由第二连接部将第二半导体芯片与上述导电接线柱的上述端面连接。
8.根据权利要求7所述的半导体装置的制造方法，其特征在于，
在上述研磨中，还研磨上述第一半导体芯片的上述背面。
9.根据权利要求7或8所述的半导体装置的制造方法，其特征在于，
上述导热部件的形成是通过对上述第一半导体芯片的上述背面、密封树脂的表面以及上述导电接线柱的上述端面干式成膜含铜或钛的金属来进行。
10.根据权利要求7或8所述的半导体装置的制造方法，其特征在于，
上述导热部件的形成是通过将导热片粘贴于上述第一半导体芯片的上述背面以及上述导电接线柱来进行。
11.根据权利要求7～10任一项中所述的半导体装置的制造方法，其特征在于，
将上述导热部件与上述多个导电接线柱中传递接地电位的接线柱连接。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112802761A (zh) * 2021-01-07 2021-05-14 山东傲天环保科技有限公司 一种集成电路封装结构和方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7556275B2 (ja) 2020-02-20 2024-09-26 住友電気工業株式会社 半導体装置及びその製造方法
JP7478336B1 (ja) 2023-02-09 2024-05-07 株式会社Flosfia 複合モジュールユニット

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343904A (ja) * 2001-05-21 2002-11-29 Matsushita Electric Ind Co Ltd 半導体装置
US20100237495A1 (en) * 2009-03-17 2010-09-23 Stats Chippac, Ltd. Semiconductor Device and Method of Providing Z-Interconnect Conductive Pillars with Inner Polymer Core
US20130154078A1 (en) * 2011-12-14 2013-06-20 Daesik Choi Integrated circuit packaging system with heat slug and method of manufacture thereof
JP2013182974A (ja) * 2012-03-01 2013-09-12 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
CN104966702A (zh) * 2014-03-28 2015-10-07 株式会社吉帝伟士 半导体封装件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688501B1 (ko) 2004-09-10 2007-03-02 삼성전자주식회사 미러링 구조를 갖는 스택 ｂｏｃ 패키지 및 이를 장착한양면 실장형 메모리 모듈
JP2009070882A (ja) 2007-09-11 2009-04-02 Kyushu Institute Of Technology 半導体チップパッケージ及びその製造方法
JP5218230B2 (ja) 2009-04-06 2013-06-26 日本電気株式会社 半導体装置
US20140225248A1 (en) * 2013-02-13 2014-08-14 Qualcomm Incorporated Power distribution and thermal solution for direct stacked integrated circuits
KR101983185B1 (ko) * 2016-08-19 2019-05-29 삼성전기주식회사 팬-아웃 반도체 패키지

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343904A (ja) * 2001-05-21 2002-11-29 Matsushita Electric Ind Co Ltd 半導体装置
US20100237495A1 (en) * 2009-03-17 2010-09-23 Stats Chippac, Ltd. Semiconductor Device and Method of Providing Z-Interconnect Conductive Pillars with Inner Polymer Core
US20130154078A1 (en) * 2011-12-14 2013-06-20 Daesik Choi Integrated circuit packaging system with heat slug and method of manufacture thereof
JP2013182974A (ja) * 2012-03-01 2013-09-12 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
CN104966702A (zh) * 2014-03-28 2015-10-07 株式会社吉帝伟士 半导体封装件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112802761A (zh) * 2021-01-07 2021-05-14 山东傲天环保科技有限公司 一种集成电路封装结构和方法
CN112802761B (zh) * 2021-01-07 2022-07-08 深圳市慧邦电子科技有限公司 一种集成电路封装结构和方法

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