CN116360235A - 一种基于SerDes的TDC实现装置 - Google Patents
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Abstract
本发明属于时间间隔测量领域，具体为一种基于SerDes的TDC实现装置，包括时钟模块、门信号生成模块、SerDes采样接收模块和数据解码模块。该装置基于FPGA内部SerDes资源可达到超高数据率、以及SerDes采样输出为较低速的FPGA可实时处理的并行数据这一特点，通过SerDes采样模块配合数据解码模块，使时间间隔测量范围提升至秒级。此外，利用SerDes采样接收模块中的高性能锁相环和移位寄存器统一的标准延时特点，使该TDC实现装置拥有更好的线性性能，同时省去了时钟多路相移方法中的复杂时钟电路，简化了FPGA外围电路设计、降低了FPGA所需IO口数量和系统复杂度，进而拓宽了其应用范围。
Description
技术领域
本发明属于时间间隔测量领域，具体涉及一种基于SerDes的TDC实现装置。
背景技术
在现代科学和工业的诸多工作场景中，经常需要对两个或多个物理事件之间的时间间隔进行精确的测量。例如锁相环中测量环路和参考时钟之间的差异以避免时钟漂移，或是测量发射和接收之间的时间，以发现关于信号所反射的物体或信号所经过的环境信息，此外，在核物理、量子实验、医疗成像等领域中也有广泛的应用。
目前，数字转换器(Time-to-Digital Convertor,TDC)被大量用来实现时间间隔的测量，其部署方式有专用TDC芯片、基于现场可编程逻辑门阵列(Field ProgrammableGate Array，FPGA)的TDC电路等，其中以基于FPGA的TDC实现最为主流，也能更好适应各类不同应用场景。现有基于FPGA的TDC主要通过数据延时链或时钟多路移相来实现高精度测量，数据延时链的方式对FPGA内部布局布线要求极高，数据通过各类延迟单元的延迟时间不够稳定，影响TDC的线性度，同时延迟链的长度有线，导致测量范围较小，无法适用于大时间间隔测量。时钟多路相移的方式是在FPGA外部，通过时钟管理和时钟相移模块，对采样时钟进行多路相移，将相移后的多个时钟对数据进行采样，从而等效的提高了采样率，进而提高了测量精度，通常能达到纳秒级。此方法测量范围较大，但在FPGA外部增加了复杂的时钟模块，成本较高。
发明内容
本发明的目的在于：提供一种基于SerDes的TDC实现其装置，以解决目前TDC结构复杂、测量精度与测量范围无法兼顾导致应用范围窄的问题。
一种基于SerDes的TDC实现装置，包括：时钟模块、门信号生成模块、SerDes采样接收模块和数据解码模块；
所述的时钟模块分别为SerDes采样接收模块和数据解码模块提供同步的参考时钟信号；所述门信号生成模块接收时间起始和时间结束信号，将两个信号包含的时间间隔信息转化为具有与被测时间间隔相同门宽度的门信号，输出到SerDes采样接收模块；
所述的SerDes采样接收模块包括锁相环模块与接收器，锁相环连接时钟模块，用于接收参考时钟信号并对其进行倍频分频处理，得到工作时钟信号发送至接收器；接收器连接门信号生成模块，用于对门信号进行采样，根据接收的工作时钟信号将采样的门信号由高速串行数据转换为低速并行数据发送至数据解码模块；
所述的数据解码模块连接SerDes采样接收模块，以时钟模块提供的参考时钟为依据，对接收的SerDes输出的低速并行数据进行运算解码，得到门信号的持续时间，从而完成时间间隔的测量。
进一步的，所述的门信号生成模块由起始脉冲信号接收电路、结束脉冲信号接收电路和门信号合成电路组成；起始脉冲信号接收电路接收时间起始信号，结束脉冲信号接收电路接收时间结束信号，门信号合成模块根据门信号宽度对时间起始信号和时间结束信号进行合成得到门信号输出；时间起始信号为电路检测起始脉冲信号的上升沿，时间结束信号为电路检测结束脉冲信号的上升沿，门信号的宽度为起始脉冲信号与结束脉冲信号上升沿之间的时间间隔；门信号可视为高速的串行数据。
进一步的，所述数据解码模块的解码方法为：
S1、对接收的低速并行数据中的“0”和“1”进行识别和计数，当识别的低速并行数据中开始出现“1”时，对数据中的“1”进行计数；当识别的低速并行数据中出现“0”时，停止计数并输出计数值；计数值表示接收的低速并行数据中“1”的个数，一个“1”表示门信号持续了一个SerDes采样时钟周期；
S2、根据S1得到的计数值和时钟模块提供的参考时钟信号计算出输入时间间隔Δt，完成时间间隔的测量。
本发明提供的一种基于SerDes的TDC实现装置，是基于FPGA内部SerDes资源可达到超高数据率的特点，其工作时钟可达到数十吉赫兹，实现了皮秒级的时间分辨率，又因为SerDes采样输出为较低速的FPGA可实时处理的并行数据，配合对存储深度不敏感的数据解码模块，使时间间隔测量范围提升至秒级。此外，得益于SerDes采样接收模块中的高性能锁相环和移位寄存器统一的标准延时特点，使得基于SerDes的TDC拥有更好的线性性能，同时省去了时钟多路相移方法中的复杂时钟电路，简化了FPGA外围电路设计，降低了FPGA所需IO口数量和系统复杂度，进而拓宽了其应用范围。
与现有技术相比，本发明具有结构简单，成本较低，线性性能较好等特点，实现高精度的同时拥有较大测量范围，且能够大幅度简化TDC的部署要求，有助于扩大TDC的应用范围。
附图说明
图1为实施例的TDC装置结构示意图；
图2为实施例TDC装置中SerDes采样接收模块结构示意图；
图3为实施例TDC装置中数据解码模块的流程图；
图4为实施例TDC装置中时间间隔测量过程示意图。
具体实施方式
下面结合附图对本发明的具体实施方式进行描述，以便于本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。
图1为实施例的TDC装置结构示意图。如图1所示，本实施例提供的一种基于SerDes的TDC实现装置，包括：时钟模块、门信号生成模块、SerDes采样接收模块和数据解码模块。时钟模块分别连接SerDes采样接收模块和数据解码模块，用于为SerDes采样接收模块和数据解码模块提供同步的参考时钟信号。门信号生成模块、SerDes采样接收模块和数据解码模块依次串联。
图2是SerDes采样接收模块结构示意图。如图2所示，SerDes采样接收模包括锁相环模块和接收器。锁相环连接时钟模块，用于接收参考时钟信号并对其进行倍频分频处理得到工作时钟信号，然后将工作时钟信号发送至接收器；接收器连接门信号生成模块，用于对门信号进行采样，根据接收的工作时钟信号将采样的门信号由高速串行数据转换为低速并行数据发送至数据解码模块。由于FPGA内部时钟工作频率有限，通常为几百兆赫兹，SerDes作为FPGA中的高速传输资源，能够将FPGA输入引脚输入的高速串行数据信号转换FPGA中可实时处理的低速(<＝500MHz)并行数据信号，以方便FPGA内部进行处理。当输入信号为数字高电平时采样值为“1”，输入信号为数字低电平时采样值为“0”。其内部的时钟资源有着超高的稳定性，遂其内部移位寄存器具有统一的标准延迟，进而使得基于SerDes的TDC装置具有更好的线性性能。SerDes采样接收模块内部采样率可高达几十吉赫兹，对应的时间分辨率达到了皮秒量级，实现了较高的测量精度。
图3是本发明中数据解码模块的流程图。如图3所示，SerDes采样接收模块输出的低速并行数据发送到数据解码模块时，数据解码模块识别接收的低速并行数据中“0”和“1”的情况。当检测到数据中开始出现“1”时，对数据中的“1”进行计数；计数过程中，当识别到的低速并行数据中出现“0”时，停止计数并输出计数值。计数值代表了数据中“1”的个数，一个“1”代表了门信号持续了一个SerDes采样时钟周期，由此可方便计算出输入的时间间隔Δt.
式中，n为对数据中“1”的计数值，T0为SerDes采样时钟周期，fs为SerDes采样时钟频率，
测量结果误差主要来源于计数器的±1误差，对应测量结果具有±T的测量误差，误差不超过SerDes的一个采样周期。由于只对“1”的个数进行计数，计数器位宽可达上百比特，本发明装置的时间间隔测量范围可方便扩展。本发明在利用SerDes超高采样频率实现了皮秒级测量精度的同时，采用的数据解码方式保证了超长的测量范围。
Claims (3)
1.一种基于SerDes的TDC实现方法装置，包括：时钟模块、门信号生成模块、SerDes采样接收模块和数据解码模块，其特征在于：
所述的时钟模块分别为SerDes采样接收模块和数据解码模块提供同步的参考时钟信号；所述门信号生成模块接收时间起始和时间结束信号，将两个信号包含的时间间隔信息转化为具有与被测时间间隔相同门宽度的门信号，输出到SerDes采样接收模块；
所述的SerDes采样接收模块包括锁相环模块与接收器，锁相环连接时钟模块，用于接收参考时钟信号并对其进行倍频分频处理，得到工作时钟信号发送至接收器；接收器连接门信号生成模块，用于对门信号进行采样，根据接收的工作时钟信号将采样的门信号由高速串行数据转换为低速并行数据发送至数据解码模块；
所述的数据解码模块连接SerDes采样接收模块，以时钟模块提供的参考时钟为依据，对接收的SerDes输出的低速并行数据进行运算解码，得到门信号的持续时间，从而完成时间间隔的测量。
2.根据权利要求1所述的一种基于SerDes的TDC实现方法装置，其特征在于：所述的门信号生成模块由起始脉冲信号接收电路、结束脉冲信号接收电路和门信号合成电路组成；起始脉冲信号接收电路接收时间起始信号，结束脉冲信号接收电路接收时间结束信号，门信号合成模块根据门信号宽度对时间起始信号和时间结束信号进行合成得到门信号输出；时间起始信号为电路检测起始脉冲信号的上升沿，时间结束信号为电路检测结束脉冲信号的上升沿，门信号的宽度为起始脉冲信号与结束脉冲信号上升沿之间的时间间隔；门信号可视为高速的串行数据。
3.根据权利要求1～2任一项所述的一种基于SerDes的TDC实现方法装置，其特征在于：所述数据解码模块的解码方法为：
S1、对接收的低速并行数据中的“0”和“1”进行识别和计数，当识别的低速并行数据中开始出现“1”时，对数据中的“1”进行计数；当识别的低速并行数据中出现“0”时，停止计数并输出计数值；计数值表示接收的低速并行数据中“1”的个数，一个“1”表示门信号持续了一个SerDes采样时钟周期；
S2、根据S1得到的计数值和时钟模块提供的参考时钟信号计算出输入时间间隔Δt，完成时间间隔的测量。
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| CN202310219013.7A CN116360235A (zh) | 2023-03-08 | 2023-03-08 | 一种基于SerDes的TDC实现装置 |
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| CN (1) | CN116360235A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117560012A (zh) * | 2023-12-07 | 2024-02-13 | 电子科技大学 | 一种基于SerDes的高分辨率DTC实现装置 |
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2023
- 2023-03-08 CN CN202310219013.7A patent/CN116360235A/zh active Pending
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