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CN116153967B - 超结器件及其制作方法和电子器件 - Google Patents

超结器件及其制作方法和电子器件 Download PDF

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CN116153967B CN202310100028.1A CN202310100028A CN116153967B CN 116153967 B CN116153967 B CN 116153967B CN 202310100028 A CN202310100028 A CN 202310100028A CN 116153967 B CN116153967 B CN 116153967B
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Abstract

本申请的实施例提出了一种超结器件及其制作方法和电子器件。超结器件包括衬底、第一导电型外延层和复合区域，其中，第一导电型外延层设置在衬底的一侧，第一导电型外延层上形成有多个深沟槽，深沟槽内填充有第二导电型多晶硅；复合区域位于第一导电型外延层，且复合区域设置在第二导电型多晶硅与衬底之间，复合区域注入有氦离子，其中，第一导电型与第二导电型的导电类型相反。根据本申请实施例中的超结器件，在体二极管反向恢复时，由于复合区域的存在，部分载流子会在复合区域先复合减少，然后再通过衬底的作用，缓慢被抽出器件，降低其反向恢复时的尖峰电流，以此改善超结器件的反向恢复特性。

Description

超结器件及其制作方法和电子器件
技术领域
本发明涉及半导体技术领域，尤其涉及一种超结器件及其制作方法和电子器件。
背景技术
相对于传统MOSFET（金属氧化物半导体场效应晶体管，Metal OxideSemiconductor Field Effect Transistor），超结MOSFET在N-漂移区中引入了交替排列的N型柱、P型柱，如此，在正向导通阶段，P型柱与N型柱之间能够形成横向电场，即所谓电荷平衡，但是超结MOSFET本质上仍为MOSFET，其内部依然存在寄生体二极管（简称体二极管），超结MOSFET的源极为体二极管的阳极，漏极为体二极管的阴极。
在超结MOSFET体二极管正向导通阶段，体二极管中的N-漂移区存在自由载流子，为了能实现从正偏到反偏的过程，N-漂移区的自由载流子要被外加电压抽取，形成能够承担反向电压的耗尽区，体二极管从通态到断态的过程称为反向恢复。超结器件由于P型柱的存在，体二极管P区与N区接触面积远大于传统MOSFET，开启时阳极Pbody区向漂移区注入大量空穴，阴极Nsub区向漂移区注入大量电子，大量的可以自由移动的载流子存储在漂移区中。而在其体二极管反向恢复过程中，这些存储在漂移区中的大量载流子在电场作用下短时间内被抽出，从而使超结MOSFET体二极管反向恢复较硬，性能较差。
发明内容
本发明提供了一种超结器件及其制作方法和电子器件，以改善超结器件的反向恢复特性。
为解决上述技术问题，本发明采用如下技术方案：
本申请第一方面的实施例提出了一种超结器件，超结器件包括衬底、第一导电型外延层和复合区域，其中，第一导电型外延层设置在衬底的一侧，第一导电型外延层上形成有多个深沟槽，深沟槽内填充有第二导电型多晶硅；复合区域位于第一导电型外延层，且复合区域设置在第二导电型多晶硅与衬底之间，复合区域注入有氦离子，其中，第一导电型与第二导电型的导电类型相反。
在本实施例中，第一导电型外延层位于衬底的一侧，第一导电型外延层与衬底的导电类型可以相同，例如，当衬底为N+型衬底时，第一导电型外延层为N-型外延层，在一些实施例中，第一导电型外延层也称为漂移区。在第一导电型外延层上形成有多个深沟槽，在一些制作过程中，深沟槽可以通过刻蚀的方式制备而成，深沟槽沿衬底厚度方向的尺寸可以依据超结器件的使用场景、功能等做适应性设计，本申请在此没有特殊限定。深沟槽内填充有第二导电型多晶硅，示例性的，当第一导电型外延层为N-型外延层时，第二导电型多晶硅为P型多晶硅。如此，第二导电型多晶硅形成多个P柱，与P柱相邻的第一导电型外延层形成N柱，以此形成交替排布的P柱和N柱。
根据本申请实施例中的超结器件，其还包括复合区域，其位于第一导电型外延层上，且设置在第二导电型多晶硅与衬底之间，示例性的，当第一导电型外延层为N型，第二导电型多晶硅在深沟槽内形成P柱时，复合区域位于P柱与衬底之间，也就是说，复合区域位于P柱的下方。在复合区域，注入有氦离子，如此，注入氦离子后，复合区域上能够形成缺陷，进而成为复合中心，以俘获载流子，也就是说，当超结器件的体二极管正向导通时，储存在P柱下方的载流子首先会在复合区域复合减少。在体二极管反向恢复时，储存在第一导电型外延层（漂移区）的大量载流子在电场作用下会从P柱下方被抽出，由于复合区域的存在，部分载流子会在复合区域先复合减少，然后再通过衬底的作用，缓慢被抽出器件，降低其反向恢复时间和尖峰电流，从而改善超结器件的体二极管反向恢复。以此改善超结器件的反向恢复特性。
在本申请的一些实施例中，所述第一导电型外延层为N-型外延层，所述第二导电型多晶硅为P型多晶硅。
在本申请的一些实施例中，所述衬底包括第一导电型衬底和第一导电型缓冲层，其中，所述第一导电型衬底为高掺杂，所述第一导电型衬底的离子浓度大于所述第一导电型缓冲层的离子浓度，所述第一导电型缓冲层中离子的浓度大于所述第一导电型外延层中离子的浓度。
在本申请的一些实施例中，所述第一导电型缓冲层的厚度大于或等于5um。
在本申请的一些实施例中，所述深沟槽沿所述衬底的水平方向呈阵列排布，且所述深沟槽沿所述衬底的厚度方向的尺寸大于或等于40um。
在本申请的一些实施例中，所述超结器件还包括第一导电型区域、栅极氧化层和栅极多晶硅，所述第一导电型区域位于所述第二导电型多晶硅远离所述衬底的一侧，所述栅极多晶硅位于所述第一导电型区域远离所述衬底的一侧，所述栅极氧化层位于所述栅极多晶硅与所述第一导电型区域之间。
本申请第二方面的实施例提出了一种超结器件的制作方法，制作如第一方面任一实施例中的超结器件，制作方法的步骤包括：
提供衬底，在所述衬底上形成第一导电型外延层；
在所述第一导电型外延层上形成多个深沟槽；
在所述深沟槽的底部注入氦离子，以形成复合区域；
在所述深沟槽内填充第二导电型多晶硅，其中，所述复合区域位于所述第二导电型多晶硅与所述衬底之间。
根据本申请实施例中的超结器件的制作方法，由于其用于制作如第一方面任一实施例中的超结器件，因此其也具备第一方面任一实施例的有益效果，此处不再赘述。
在本申请的一些实施例中，所述提供衬底，在所述衬底上形成第一导电型外延层的步骤包括：
提供第一导电型衬底，在所述第一导电型衬底的一侧形成第一导电型缓冲层；
在所述第一导电型缓冲层远离所述第一导电型衬底的一侧形成所述第一导电型外延层，其中，所述第一导电型缓冲层的厚度大于或等于5um。
在本申请的一些实施例中，所述在所述深沟槽内填充第二导电型多晶硅之后，还包括：
在所述第二导电型多晶硅远离所述衬底的一侧形成多个第一导电型区域；
在所述第一导电型区域远离所述衬底的一侧形成栅极氧化层；
在所述栅极氧化层远离所述衬底的一侧形成栅极多晶硅。
本申请第三方面的实施例提出了一种电子器件，包括第一方面任一实施例中的超结器件。
根据本申请实施例中的电子器件，由于其具有第一方面任一实施例中的超结器件，因此其也具备第一方面任一实施例的有益效果，此处不再赘述。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的实施例。
图1为本申请其中一个实施例中的超结器件的结构示意图；
图2为本申请另外一个实施例中的超结器件的结构示意图；
图3为制作本申请实施例中的超结器件的结构示意图（形成衬底）；
图4为制作本申请实施例中的超结器件的结构示意图（形成第一导电型外延层）；
图5为制作本申请实施例中的超结器件的结构示意图（形成深沟槽并注入氦离子以形成复合区域）；
图6为制作本申请实施例中的超结器件的结构示意图（填充第二导电型多晶硅）。
附图标记如下：
100、衬底；110、第一导电型衬底，120、第一导电型缓冲层；200、第一导电型外延层；210、深沟槽；220、N柱；300、复合区域；400、第二导电型多晶硅；500、第一导电型区域；600、栅极氧化层；700、栅极多晶硅。
具体实施方式
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的实施例。
为了便于描述，可以在文中使用空间相对关系术语来描述如图中示出的一个元件或者特征相对于另一元件或者特征的关系，这些相对关系术语例如为“内部”、“外部”、“内侧”、“外侧”、“下面”、“下方”、“上面”、“上方”等。这种空间相对关系术语意于包括除图中描绘的方位之外的在使用或者操作中装置的不同方位。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员基于本申请所获得的所有其他实施例，都属于本申请保护的范围。
如图1所示，本申请第一方面的实施例提出了一种超结器件，超结器件包括衬底100、第一导电型外延层200和复合区域300，其中，第一导电型外延层200设置在衬底100的一侧，第一导电型外延层200上形成有多个深沟槽210，深沟槽210内填充有第二导电型多晶硅400；复合区域300位于第一导电型外延层200，且复合区域300设置在第二导电型多晶硅400与衬底100之间，复合区域300注入有氦离子，其中，第一导电型与第二导电型的导电类型相反。
在本实施例中，第一导电型外延层200位于衬底100的一侧，第一导电型外延层200与衬底100的导电类型可以相同，例如，当衬底100为N+型衬底100时，第一导电型外延层200为N-型外延层，在一些实施例中，第一导电型外延层200也称为漂移区。在第一导电型外延层200上形成有多个深沟槽210，在一些制作过程中，深沟槽210可以通过刻蚀的方式制备而成，深沟槽210沿衬底100厚度方向的尺寸可以依据超结器件的使用场景、功能等做适应性设计，本申请在此没有特殊限定。深沟槽210内填充有第二导电型多晶硅400，示例性的，当第一导电型外延层200为N-型外延层时，第二导电型多晶硅400为P型多晶硅。如此，第二导电型多晶硅400形成多个P柱，与P柱相邻的第一导电型外延层200形成N柱220，以此形成交替排布的P柱和N柱220。
根据本申请实施例中的超结器件，其还包括复合区域300，其位于第一导电型外延层200上，且设置在第二导电型多晶硅400与衬底100之间，示例性的，当第一导电型外延层200为N型，第二导电型多晶硅400在深沟槽210内形成P柱时，复合区域300位于P柱与衬底100之间，也就是说，复合区域300位于P柱的下方。在复合区域300，注入有氦离子，如此，注入氦离子后，复合区域上能够形成缺陷，进而成为复合中心，以俘获载流子，也就是说，当超结器件的体二极管正向导通时，储存在P柱下方的载流子首先会在复合区域300复合减少。在体二极管反向恢复时，储存在第一导电型外延层200（漂移区）的大量载流子在电场作用下会从P柱下方被抽出，由于复合区域300的存在，部分载流子会在复合区域300先复合减少，然后再通过衬底100的作用，缓慢被抽出器件，降低其反向恢复时间和尖峰电流，从而改善超结器件的体二极管反向恢复。以此改善超结器件的反向恢复特性。
此外，由于本申请实施例中仅在第二导电型多晶硅400的底部形成复合区域300，因此不会对超结器件开通时的导通区域造成影响，因此仍然可以保持较低的导通电阻。
在本申请的一些实施例中，第一导电型外延层200为N-型外延层，第二导电型多晶硅400为P型多晶硅。在本实施例中，第一导电型外延层200为N-型外延层，也就是说在第一导电型外延层200上存在有少量电子。而复合区域300中注入有氦离子。由于第二导电型多晶硅400的导电极性与第一导电型外延层200的导电极性相反，因此，第二导电型多晶硅400上也存在空穴，由此第二导电型多晶硅400形成P柱。当超结器件的体二极管正向导通时，储存在P柱下方的载流子首先会在复合区域300复合减少。在体二极管反向恢复时，储存在第一导电型外延层200（漂移区）的大量载流子在电场作用下会从P柱下方被抽出，由于复合区域300的存在，部分载流子会在复合区域300先复合减少，然后再通过衬底100的作用，缓慢被抽出器件，降低其反向恢复时间和尖峰电流，从而改善超结器件的体二极管反向恢复。以此改善超结器件的反向恢复特性。
此外，在一些实施例中，复合区域300中还可以注入氢，其与氦具有相同的效果，但是，氢的注入会使得超结器件产生寄生电阻，其导通电阻较大，因此，可以依据超结器件的性能需求而选择是否注入氢。
如图2所示，本申请实施例中的复合区域300的形状可以为椭圆形，还可以为长方形等，本申请在此没有特殊限定。
在本申请的一些实施例中，衬底100包括第一导电型衬底110和第一导电型缓冲层120，其中，第一导电型衬底110为高掺杂，第一导电型衬底110的离子浓度大于第一导电型缓冲层120的离子浓度，第一导电型缓冲层120中离子的浓度大于第一导电型外延层200中离子的浓度。在本实施例中，第一导电型衬底110为高掺杂，而第一导电型缓冲层120以及第一导电型外延层200的离子浓度依次降低，示例性的，第一导电型衬底110为N+型，也就是为高掺杂N型，第一导电型缓冲层120为N型，也就是为普通N型，第一导电型外延层200为N-型，也就是为低掺杂N型。这样，第一导电型衬底110、第一导电型缓冲层120以及第一导电型外延层200依次形成不同掺杂浓度的层结构，由此，当超结器件导通或断开时，能够对载流子的流动产生缓冲作用。在体二极管反向恢复时，储存在第一导电型外延层200（漂移区）的大量载流子在电场作用下会从P柱下方被抽出，由于复合区域300的存在，部分载流子会在复合区域300先复合减少，并且由于第一导电型缓冲层120的离子浓度介于第一导电型衬底110和第一导电型外延层200之间，因此，载流子能够缓慢被抽出器件，更进一步地降低其反向恢复时间和尖峰电流，从而改善超结器件的体二极管反向恢复。以此改善超结器件的反向恢复特性。
在本申请的一些实施例中，第一导电型缓冲层120的厚度大于或等于5um。经过申请人长期研究发现，当第一导电型缓冲层120的厚度大于或等于5um时，第一导电型缓冲层120能够有效的降低反向恢复时间和尖峰电流，改善超结器件的体二极管反向恢复。
在本申请的一些实施例中，深沟槽210沿衬底100的水平方向呈阵列排布，且深沟槽210沿衬底100的厚度方向的尺寸大于或等于40um。在本实施例中，深沟槽210沿衬底100的厚度方向的尺寸需大于或等于40um，以此避免超结器件在导通时被击穿。
在本申请的一些实施例中，超结器件还包括第一导电型区域500、栅极氧化层600和栅极多晶硅700，第一导电型区域500位于第二导电型多晶硅400远离衬底100的一侧，栅极多晶硅700位于第一导电型区域500远离衬底100的一侧，栅极氧化层600位于栅极多晶硅700与第一导电型区域500之间。示例性的，当衬底100为N型衬底100，第一导电型外延层200为N-外延层，第二导电型多晶硅400为P型多晶硅时，第一导电型区域500可以为N+区域，由此，当在栅极多晶硅700上施加正电压时，第一导电型外延层200远离衬底100的一侧能够聚集大量电子，并在第一导电型外延层200远离衬底100的一侧形成导通沟道，以此将超结器件导通。
如图3至图6所示，本申请第二方面的实施例提出了一种超结器件的制作方法，制作如第一方面任一实施例中的超结器件，制作方法的步骤包括：
提供衬底100，在衬底100上形成第一导电型外延层200；
在第一导电型外延层200上形成多个深沟槽210；
在深沟槽210的底部注入氦离子，以形成复合区域300；
在深沟槽210内填充第二导电型多晶硅400，其中，复合区域300位于第二导电型多晶硅400与衬底100之间。
在本实施例中，如图3所示，可以先形成衬底100，接着如图4所示，在衬底100上形成第一导电型外延层200，需要说明的是，当衬底100为N型衬底100时，第一导电型外延层200为N-型，当衬底100为P型衬底100时，第一导电型外延层200为P-型。本申请对此没有特殊限定。接着，如图5所示，在第一导电型外延层200上形成深沟槽210，并在深沟槽210的底部，往第一导电型外延层200上注入氦离子，以形成复合区域300，接着，如图6所示，在深沟槽210内填充第二导电型多晶硅400。
在本实施例中，复合区域300位于第一导电型外延层200上，且设置在第二导电型多晶硅400与衬底100之间，示例性的，当第一导电型外延层200为N型，第二导电型多晶硅400在深沟槽210内形成P柱时，复合区域300位于P柱与衬底100之间，也就是说，复合区域300位于P柱的下方。在复合区域300，注入有氦离子，如此，注入氦离子后，复合区域上能够形成缺陷，进而成为复合中心，以俘获载流子，也就是说，当超结器件的体二极管正向导通时，储存在P柱下方的载流子首先会在复合区域300复合减少。在体二极管反向恢复时，储存在第一导电型外延层200（漂移区）的大量载流子在电场作用下会从P柱下方被抽出，由于复合区域300的存在，部分载流子会在复合区域300先复合减少，然后再通过衬底100的作用，缓慢被抽出器件，降低其反向恢复时间和尖峰电流，从而改善超结器件的体二极管反向恢复。以此改善超结器件的反向恢复特性。
在本申请的一些实施例中，提供衬底100，在衬底100上形成第一导电型外延层200的步骤包括：
提供第一导电型衬底110，在第一导电型衬底110的一侧形成第一导电型缓冲层120；
在第一导电型缓冲层120远离第一导电型衬底110的一侧形成第一导电型外延层200，其中，第一导电型缓冲层120的厚度大于或等于5um。
在本实施例中，如图3所示，为形成衬底100，可以首先在第一导电型衬底110的一侧形成第一导电型缓冲层120，接着如图4所示，在第一导电型缓冲层120远离第一导电型衬底110的一侧形成第一导电型外延层200。在本实施例中，第一导电型衬底110为高掺杂，而第一导电型缓冲层120以及第一导电型外延层200的离子浓度依次降低，示例性的，第一导电型衬底110为N+型，也就是为高掺杂N型，第一导电型缓冲层120为N型，也就是为普通N型，第一导电型外延层200为N-型，也就是为低掺杂N型。这样，第一导电型衬底110、第一导电型缓冲层120以及第一导电型外延层200依次形成不同掺杂浓度的层结构，由此，当超结器件导通或断开时，能够对载流子的流动产生缓冲作用。在体二极管反向恢复时，储存在第一导电型外延层200（漂移区）的大量载流子在电场作用下会从P柱下方被抽出，由于复合区域300的存在，部分载流子会在复合区域300先复合减少，并且由于第一导电型缓冲层120的离子浓度介于第一导电型衬底110和第一导电型外延层200之间，因此，载流子能够缓慢被抽出器件，更进一步地降低其反向恢复时的尖峰电流，从而改善超结器件的体二极管反向恢复。以此改善超结器件的反向恢复特性。
在本申请的一些实施例中，在深沟槽210内填充第二导电型多晶硅400之后，还包括：
在第二导电型多晶硅400远离衬底100的一侧形成多个第一导电型区域500；
在第一导电型区域500远离衬底100的一侧形成栅极氧化层600；
在栅极氧化层600远离衬底100的一侧形成栅极多晶硅700。
在本实施例中，如图1或图2所示，当在深沟槽210内填充第二导电型多晶硅400之后，即可在第二导电型多晶硅400远离衬底100的一侧形成多个第一导电型区域500，接着在第一导电型区域500远离衬底100的一侧依次形成栅极氧化层600和栅极多晶硅700。在本实施例中，第一导电型区域500位于第二导电型多晶硅400远离衬底100的一侧，栅极多晶硅700位于第一导电型区域500远离衬底100的一侧，栅极氧化层600位于栅极多晶硅700与第一导电型区域500之间。示例性的，当衬底100为N型衬底100，第一导电型外延层200为N-外延层，第二导电型多晶硅400为P型多晶硅时，第一导电型区域500可以为N+区域，由此，当在栅极多晶硅700上施加正电压时，第一导电型外延层200远离衬底100的一侧能够聚集大量电子，并在第一导电型外延层200远离衬底100的一侧形成导通沟道，以此将超结器件导通。
本申请第三方面的实施例提出了一种电子器件，包括第一方面任一实施例中的超结器件。
根据本申请实施例中的电子器件，由于其包括第一方面任一实施例中的超结器件，因此，其也具备第一方面任一实施例的有益效果。具体而言，本实施例中的超结器件还包括复合区域300，其位于第一导电型外延层200上，且设置在第二导电型多晶硅400与衬底100之间，示例性的，当第一导电型外延层200为N型，第二导电型多晶硅400在深沟槽210内形成P柱时，复合区域300位于P柱与衬底100之间，也就是说，复合区域300位于P柱的下方。在复合区域300，注入有氦离子，如此，注入氦离子后，复合区域上能够形成缺陷，进而成为复合中心，以俘获载流子，也就是说，当超结器件的体二极管正向导通时，储存在P柱下方的载流子首先会在复合区域300复合减少。在体二极管反向恢复时，储存在第一导电型外延层200（漂移区）的大量载流子在电场作用下会从P柱下方被抽出，由于复合区域300的存在，部分载流子会在复合区域300先复合减少，然后再通过衬底100的作用，缓慢被抽出器件，降低其反向恢复时间和尖峰电流，从而改善超结器件的体二极管反向恢复。以此改善超结器件的反向恢复特性。由此，使得具有该超结器件的电子器件也具有较好的方向恢复特性。
本发明是通过几个具体实施例进行说明的，本领域技术人员应当明白，在不脱离本发明范围的情况下，还可以对本发明进行各种变换和等同替代。另外，针对特定情形或具体情况，可以对本发明做各种修改，而不脱离本使用新型的范围。因此，本发明不局限于所公开的具体实施例，而应当包括落入本发明权利要求范围内的全部实施方式。

Claims (7)

1.一种超结器件，其特征在于，包括：
衬底；
第一导电型外延层，所述第一导电型外延层设置在所述衬底的一侧，所述第一导电型外延层上形成有多个深沟槽，所述深沟槽内填充有第二导电型多晶硅；
复合区域，所述复合区域位于所述第一导电型外延层，且所述复合区域设置在所述第二导电型多晶硅与所述衬底之间，且，所述复合区域仅位于所述第二导电型多晶硅的底部，所述复合区域的形状为椭圆形，或，所述复合区域的形状为长方形，所述复合区域注入有氦离子，且所述第二导电型离子在所述深沟槽的底部注入，以形成所述复合区域，其中，所述第一导电型与所述第二导电型的导电类型相反；
所述衬底包括第一导电型衬底和第一导电型缓冲层，其中，所述第一导电型衬底为高掺杂，所述第一导电型衬底的离子浓度大于所述第一导电型缓冲层的离子浓度，所述第一导电型缓冲层中离子的浓度大于所述第一导电型外延层中离子的浓度；
所述第一导电型缓冲层的厚度大于或等于5um；
所述深沟槽沿所述衬底的水平方向呈阵列排布，且所述深沟槽沿所述衬底的厚度方向的尺寸大于或等于40um。
2.根据权利要求1所述的超结器件，其特征在于，所述第一导电型外延层为N-型外延层，所述第二导电型多晶硅为P型多晶硅。
3.根据权利要求1所述的超结器件，其特征在于，所述超结器件还包括第一导电型区域、栅极氧化层和栅极多晶硅，所述第一导电型区域位于所述第二导电型多晶硅远离所述衬底的一侧，所述栅极多晶硅位于所述第一导电型区域远离所述衬底的一侧，所述栅极氧化层位于所述栅极多晶硅与所述第一导电型区域之间。
4.一种超结器件的制作方法，其特征在于，制作如权利要求1至3中任一项所述的超结器件，所述制作方法的步骤包括：
提供衬底，在所述衬底上形成第一导电型外延层；
在所述第一导电型外延层上形成多个深沟槽；
在所述深沟槽的底部注入氦离子，以形成复合区域，所述复合区域的形状为椭圆形，或，所述复合区域的形状为长方形；
在所述深沟槽内填充第二导电型多晶硅，其中，所述复合区域位于所述第二导电型多晶硅与所述衬底之间；
所述衬底包括第一导电型衬底和第一导电型缓冲层，其中，所述第一导电型衬底为高掺杂，所述第一导电型衬底的离子浓度大于所述第一导电型缓冲层的离子浓度，所述第一导电型缓冲层中离子的浓度大于所述第一导电型外延层中离子的浓度；
所述第一导电型缓冲层的厚度大于或等于5um；
所述深沟槽沿所述衬底的水平方向呈阵列排布，且所述深沟槽沿所述衬底的厚度方向的尺寸大于或等于40um。
5.根据权利要求4所述的超结器件的制作方法，其特征在于，所述提供衬底，在所述衬底上形成第一导电型外延层的步骤包括：
提供第一导电型衬底，在所述第一导电型衬底的一侧形成第一导电型缓冲层；
在所述第一导电型缓冲层远离所述第一导电型衬底的一侧形成所述第一导电型外延层，其中，所述第一导电型缓冲层的厚度大于或等于5um。
6.根据权利要求5所述的超结器件的制作方法，其特征在于，所述在所述深沟槽内填充第二导电型多晶硅之后，还包括：
在所述第二导电型多晶硅远离所述衬底的一侧形成多个第一导电型区域；
在所述第一导电型区域远离所述衬底的一侧形成栅极氧化层；
在所述栅极氧化层远离所述衬底的一侧形成栅极多晶硅。
7.一种电子器件，其特征在于，包括根据权利要求1至3中任一项所述的超结器件。
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