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CN115220071A - Gnss接收机芯片、l波段信号解码方法和接收机 - Google Patents

Gnss接收机芯片、l波段信号解码方法和接收机 Download PDF

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CN115220071A
CN115220071A CN202211140804.2A CN202211140804A CN115220071A CN 115220071 A CN115220071 A CN 115220071A CN 202211140804 A CN202211140804 A CN 202211140804A CN 115220071 A CN115220071 A CN 115220071A
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Abstract

本发明公开了一种GNSS接收机芯片、L波段信号解码方法和接收机，通过CPU和L波段数字硬件电路共同完成对L波段符号的解调，与传统方案中由CPU单独完成L波段符号解调相比，降低了CPU的运算负载，能够在原有的GNSS接收机架构的基础上，实现L波段信号的解调，以实现高精度定位。本实施例中的方法降低了对CPU性能的要求，从而降低了芯片的成本和功耗；另外，累加电路将每N个符号同步时间偏差检测值进行非相干累加得到非相干累加和，以及将每N个符号插值结果进行相干累加得到相干累积和后，才向CPU发送一次中断以让CPU更新一次多普勒频率和插值控制参数，防止在L波段信号同步的过程中，对CPU的频繁中断影响CPU对GNSS信号的处理。

Description

GNSS接收机芯片、L波段信号解码方法和接收机
技术领域
本发明涉及卫星通信领域，尤其是一种GNSS接收机芯片、L波段信号解码方法和接收机。
背景技术
传统的GPS单点定位是利用测码伪距观测值以及由广播星历所提供的卫星轨道参数和卫星钟改正数进行的。但由于伪距观测值的精度一般为数分米至数米，用广播星历所求得的卫星位置的误差可达数米至数十米，卫星钟改正数的误差为±20 ns左右，只能用于导航及资源调查、勘探等一些低精度的领域中。为实现高精度定位，卫星导航运营商可租用Inmarsat卫星（国际海事卫星通信系统）通过L波段广播信号（上行链路范围1626.5-1660.5MHz、下行链路范围1525-1559MHz）播发高精度定位辅助信息，以实现精密单点定位(Precise Point Positioning，PPP)。因此，这便要求GNSS高精度定位接收机在接收GNSS信号的同时，也有接收解调处理L波段信号的能力。L波段信号采用BPSK （Binary PhaseShift Keying，二进制相移键控）编码和非扩频调制的方式，在接收时需要反馈环路实现符号同步。而反馈环路中涉及较多的复杂运算，因此，传统的SOC（System on Chip，系统级芯片）方案中，一般交由通用处理器CPU通过软件处理。然而，在GNSS接收机SOC芯片中，通用处理器承担着导航数据处理、PVT（Position Velocity and Time，位置速度和时间）解算等大量实时处理，运算负担很重。
为了在GNSS接收机中增加L波段信号接收功能，必须考虑如何尽量减轻通用处理器软件运算负载的问题。
发明内容
基于上述现状，本发明的主要目的在于提供一种GNSS接收机的芯片、L波段信号解码方法和接收机。
为实现上述目的，本发明采用的技术方案如下：
一种GNSS接收机芯片，所述芯片为SOC芯片，包括CPU和L波段数字硬件电路，所述L波段数字硬件电路包括累加电路、下变频电路、降采样电路、插值控制电路、插值计算电路、寄存器和判决电路；所述累加电路用于，每当一个符号插值结果被输出时，将该符号插值结果进行相干累加，直至累加N个符号插值结果得到相干累加和；并且，每当一个符号插值结果被输出时，将该符号插值结果及其前面一个中间点插值结果和一个符号插值结果作为一组插值结果并根据该组插值结果计算得到一个符号同步时间偏差检测值，计算N组插值结果得到N个符号同步时间偏差检测值；以及将N个所述符号同步时间偏差检测值进行非相干累加得到非相干累加和，将所述相干累加和以及所述非相干累加和写入到所述寄存器中，并向所述CPU发送中断信号；所述CPU用于，接收所述中断信号后从所述寄存器中读取所述相干累加和以及非相干累加和，利用所述相干累加和运行PLL锁相环多普勒频率计算程序计算得到新的多普勒频率，并将所述新的多普勒频率写入所述寄存器并覆盖原有的多普勒频率；以及，利用所述非相干累加和运行插值控制参数程序得到新的插值控制参数，并将所述新的插值控制参数写入所述寄存器并覆盖原有的插值控制参数；所述下变频电路用于，从所述寄存器读取多普勒频率，并根据多普勒频率生成本地载波，将输入的L波段中频数字采样信号与所述本地载波相乘进行载波恢复，得到基带数字采样信号；所述降采样电路用于，将所述基带数字采样信号进行降采样得到降采样信号；所述插值控制电路用于，从所述寄存器读取所述插值控制参数，并将该插值控制参数转换为插值系数；所述插值计算电路用于，利用所述插值系数分别对多组降采样信号进行插值计算得到多个插值结果，该多个插值结果包括交替出现的符号插值结果和中间点插值结果，每组降采样信号包括多个连续的降采样信号；所述判决电路用于，利用所述插值计算电路输出的符号插值结果对待解调L波段信号进行判决。
优选地，所述CPU运行所述插值控制参数程序时，通过如下方式得到新的插值控制 参数：所述CPU运行所述插值控制参数程序时，通过如下方式得到新的插值控制参数：对
Figure 932156DEST_PATH_IMAGE001
左移第一比特位数后的结果进行取整得到新的插值控制参数；
其中，K为所述降采样信号的数据速率与待解调L波段信号的符号速率的比值，
Figure 318138DEST_PATH_IMAGE002
为 误差控制信号，所述误差控制信号通过如下方式得到：利用滤波算法对当前非相干累加和 以及当前非相干累加之前若干个非相干累加和进行滤波得到所述误差控制信号。
优选地，所述插值控制电路包括计数器，所述插值控制电路将所述插值控制参数 转换为插值系数包括： 每获取一个所述降采样信号，所述计数器累加一次所述插值控制参 数得到计数累加和；当所述计数器的当前计数累加和超过阈值T时，则更新一次所述插值系 数，并触发所述插值计算电路计算一个插值结果；其中，T大小等于2的预设整数次幂，所述 插值系数更新方式包括：对所述阈值与所述计数器前一次计数累加和之差向右移大小等于
Figure 566716DEST_PATH_IMAGE003
的比特位数得到中间插值系数；对所述中间插值系数向左移第二比特位数得到更新 后的插值系数。
优选地，所述插值计算电路根据如下方式计算插值结果：所述插值计算电路根据 如下方式计算插值结果：计算第
Figure 384762DEST_PATH_IMAGE004
个插值结果时，将所述降采样电路输出的最新降采样信 号记为
Figure 667976DEST_PATH_IMAGE005
，将最新降采样信号
Figure 224859DEST_PATH_IMAGE005
前面的3个降采样信号依次记为：
Figure 960734DEST_PATH_IMAGE006
、
Figure 877743DEST_PATH_IMAGE007
和
Figure 218726DEST_PATH_IMAGE008
；
分别计算中间变量v2和v1：
Figure 946510DEST_PATH_IMAGE009
；
对降采样信号
Figure 923343DEST_PATH_IMAGE007
进行左移第三比特位数得到中间变量v0，其中，所述第三比 特位数等于所述第二比特位数加1；对插值系数μ的平方进行右移第二比特位数得到
Figure 129197DEST_PATH_IMAGE010
；根 据如下公式计算插值结果：
Figure 121424DEST_PATH_IMAGE011
，其中
Figure 472639DEST_PATH_IMAGE012
为所述第
Figure 183106DEST_PATH_IMAGE004
个插值结果。
优选地，所述插值计算电路每输出一个符号插值结果，触发所述累加电路计算所 述符号同步时间偏差检测值
Figure 927072DEST_PATH_IMAGE013
，其 中，将最新的符号插值结果记为
Figure 39384DEST_PATH_IMAGE014
，将最新符号插值结果
Figure 594124DEST_PATH_IMAGE014
前面的2个 插值结果依次记为：中间插值结果
Figure 791888DEST_PATH_IMAGE015
和前1个符号插值结果
Figure 605123DEST_PATH_IMAGE016
，
Figure 24472DEST_PATH_IMAGE017
为最新的符号插值结果
Figure 264960DEST_PATH_IMAGE014
输出时计算的符号同步时间偏差检测值。
优选地，所述降采样电路包括相干累加器电路，所述降采样电路将所述基带数字采样信号进行降采样得到降采样信号具体为：所述相干累加器电路将输入的所述基带数字采样信号进行相干累加，得到所述降采样信号，其中，所述降采样信号的数据速率为待解调L波段信号的符号速率的整数倍。
优选地，所述降采样电路包括相干累加器电路，所述L波段数字硬件电路还包括匹配滤波器电路，所述降采样电路将所述基带数字采样信号进行降采样得到降采样信号具体为：所述相干累加器电路将输入的所述基带数字采样信号进行相干累加得到降采样信号，其中，所述降采样中间信号的数据速率为待解调L波段信号的符号速率的整数倍；所述匹配滤波器电路将所述降采样信号进行匹配滤波得到滤波后的降采样信号；所述插值计算电路利用所述插值系数分别对多组滤波后的降采样信号进行插值计算。
本发明还公开了一种L波段信号解码方法，利用所述的SOC芯片实现，包括如下步骤；S100，每当一个符号插值结果被输出时，所述累加电路将该符号插值结果进行相干累加，直至累加N个符号插值结果得到相干累加和；并且每当一个符号插值结果被输出时，所述累加电路将该符号插值结果及其前面一个中间点插值结果和一个符号插值结果作为一组插值结果并根据该组插值结果计算得到一个符号同步时间偏差检测值，计算N组插值结果得到N个符号同步时间偏差检测值；所述累加电路将N个所述符号同步时间偏差检测值进行非相干累加得到非相干累加和，将所述相干累加和以及所述非相干累加和写入到所述寄存器中，并向所述CPU发送中断信号；S200，所述CPU接收所述中断信号后从所述寄存器中读取所述相干累加和以及非相干累加和，利用所述相干累加和运行PLL锁相环多普勒频率计算程序计算得到新的多普勒频率，并将所述新的多普勒频率写入所述寄存器并覆盖原有的多普勒频率；以及，利用所述非相干累加和运行插值控制参数程序得到新的插值控制参数，并将所述新的插值控制参数写入所述寄存器并覆盖原有的插值控制参数；S300，所述下变频电路从所述寄存器读取多普勒频率，并根据多普勒频率生成本地载波，将输入的L波段中频数字采样信号与所述本地载波相乘进行载波恢复，得到基带数字采样信号；S400，所述降采样电路将所述基带数字采样信号进行降采样得到降采样信号；S500，所述插值控制电路从所述寄存器读取所述插值控制参数，并将该插值控制参数转换为插值系数；S600，所述插值计算电路利用所述插值系数分别对多组降采样信号进行插值计算得到多个插值结果，该多个插值结果包括交替出现的符号插值结果和中间点插值结果，每组降采样信号包括多个连续的降采样信号；S700，所述判决电路利用所述插值计算电路输出的符号插值结果对待解调L波段信号进行判决。
优选地，所述CPU运行所述插值控制参数程序时，通过如下方式得到新的插值控制参数：
对
Figure 950019DEST_PATH_IMAGE018
左移第一比特位数后的结果进行取整得到新的插值控制参数；
其中，K为所述降采样信号的数据速率与待解调L波段信号的符号速率的比值，
Figure 252431DEST_PATH_IMAGE002
为 误差控制信号，所述误差控制信号通过如下方式得到：利用滤波算法对当前非相干累加和 以及当前非相干累加之前若干个非相干累加和进行滤波得到所述误差控制信号。
优选地，所述插值控制电路将所述插值控制参数转换为插值系数包括：每获取一 个所述降采样信号，所述计数器累加一次所述插值控制参数得到计数累加和；当所述计数 器的当前计数累加和超过阈值T时，则更新一次所述插值系数，并触发所述插值计算电路计 算一个插值结果；其中，T大小等于2的预设整数次幂，所述插值系数更新方式包括：对所述 阈值与所述计数器前一次计数累加和之差向右移大小等于
Figure 73757DEST_PATH_IMAGE003
的比特位数得到中间插 值系数；对所述中间插值系数向左移第二比特位数得到更新后的插值系数。
优选地，所述插值计算电路根据如下方式计算插值结果：计算第
Figure 485147DEST_PATH_IMAGE004
个插值结果时， 将所述降采样电路输出的最新降采样信号记为
Figure 391923DEST_PATH_IMAGE005
，将最新降采样信号
Figure 530649DEST_PATH_IMAGE005
前面的3个降采样信号依次记为：为：
Figure 268798DEST_PATH_IMAGE019
、
Figure 54351DEST_PATH_IMAGE007
和
Figure 448423DEST_PATH_IMAGE020
；分 别计算中间变量v2和v1：
Figure 892305DEST_PATH_IMAGE021
；
对降采样信号
Figure 422644DEST_PATH_IMAGE007
进行左移第三比特位数得到中间变量v0，其中，所述第三比 特位数等于所述第二比特位数加1；对插值系数μ的平方进行右移第二比特位数得到
Figure 175836DEST_PATH_IMAGE010
；根 据如下公式计算插值结果：
Figure 57205DEST_PATH_IMAGE011
，其中
Figure 803313DEST_PATH_IMAGE012
为所述第
Figure 453737DEST_PATH_IMAGE004
个插值结果。
优选地，所述插值计算电路每输出一个符号插值结果，触发所述累加电路计算所 述符号同步时间偏差检测值
Figure 112251DEST_PATH_IMAGE013
，其 中，将最新的符号插值结果记为
Figure 277653DEST_PATH_IMAGE014
，将最新符号插值结果
Figure 582917DEST_PATH_IMAGE014
前面的2个 插值结果依次记为：中间插值结果
Figure 412333DEST_PATH_IMAGE015
和前1个符号插值结果
Figure 268293DEST_PATH_IMAGE016
，
Figure 106936DEST_PATH_IMAGE017
为最新的符号插值结果
Figure 715641DEST_PATH_IMAGE014
输出时计算的符号同步时间偏差检测值。
优选地，所述降采样电路将所述基带数字采样信号进行降采样得到降采样信号具体为：所述相干累加器电路将输入的所述基带数字采样信号进行相干累加，得到所述降采样信号，其中，所述降采样信号的数据速率为待解调L波段信号的符号速率的整数倍。
优选地，所述降采样电路将所述基带数字采样信号进行降采样得到降采样信号具体为：所述相干累加器电路将输入的所述基带数字采样信号进行相干累加得到降采样信号，其中，所述降采样中间信号的数据速率为待解调L波段信号的符号速率的整数倍；所述匹配滤波器电路将所述降采样信号进行匹配滤波得到滤波后的降采样信号；所述插值计算电路利用所述插值系数分别对多组滤波后的降采样信号进行插值计算。
本发明还公开一种接收机，包括所述的GNSS接收机的芯片，或者使用所述的L波段信号的解码方法。
【有益效果】本实施例中的GNSS接收机芯片，通过CPU和L波段数字硬件电路共同完成对L波段符号的解调（解码），与传统方案中由CPU单独完成L波段符号解调相比，降低了CPU的运算负载，能够在原有的GNSS接收机架构的基础上，实现L波段信号的解调，以实现高精度定位。本实施例中的方法降低了对CPU性能的要求，从而降低了芯片的成本和功耗；另外，累加电路将每N个符号同步时间偏差检测值进行非相干累加得到非相干累加和，以及将每N个符号插值结果进行相干累加得到相干累积和后，才向CPU发送一次中断以让CPU更新一次多普勒频率和插值控制参数，防止在L波段信号同步的过程中，对CPU的频繁中断影响CPU对GNSS信号的处理。
本发明的其他有益效果，将在具体实施方式中通过具体技术特征和技术方案的介绍来阐述，本领域技术人员通过这些技术特征和技术方案的介绍，应能理解所述技术特征和技术方案带来的有益技术效果。
附图说明
以下将参照附图对本发明的优选实施方式进行描述。图中：
图1为根据本发明的一种优选实施方式的GNSS接收机SOC芯片示意图；
图2为根据本发明的一种优选实施方式的插值结果示意图；
图3为根据本发明的一种优选实施方式中CPU处理部分与L波段数字硬件电路部分交互时序示意图；
图4为根据本发明的一种优选实施方式的插值结果示意图；
图5为根据本发明的一种优选实施方式的插值结果位于最佳采样点处示意图；
图6为根据本发明的一种优选实施方式的插值结果超前于最佳采样点处示意图；
图7为根据本发明的一种优选实施方式的插值结果滞后于最佳采样点处示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分，为了避免混淆本发明的实质，公知的方法、过程、流程、元件并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
如图1所示，本发明公开了一种GNSS接收机的SOC芯片1000，除了完成GNSS信号处理的功能之外，还可以完成L波段信号的解调（解码），以实现接收由L波段通信卫星播发的改正信息，并将改正信息应用于GPS测量数据，以实现高精度的定位测量。SOC芯片1000包括L波段数字硬件电路100和CPU 200，两者共同完成L波段信号的解调，其中，L波段数字硬件电路100主要用于完成计算量较大、计算次数较多、大吞吐率的数据流处理，如降采样、相干积分、插值计算运算等，CPU 200主要完成计算复杂度较高、分支较多、涉及较多浮点运算的多普勒频率计算和插值控制参数计算。L波段数字硬件电路100的中断输出端与CPU 200的中断输入端连接，L波段数字硬件电路100的寄存器与CPU 200数据输入输出端通过总线300进行通信，当L波段数字硬件电路100完成其相应的计算工作时，通过中断输出端向CPU 200的中断输入端发送中断信号，CPU通过中断管脚收到中断信号后，触发中断处理函数，CPU200通过总线读取L波段数字硬件电路100中寄存器内的计算结果，并运行PLL锁相环多普勒频率计算程序计算多普勒频率，以及运行插值控制参数程序计算插值控制参数，并将计算结果存储到寄存器内以控制L波段数字硬件电路100的载波恢复和插值计算。
L波段信号的解码主要包括：下变频、降采样、插值计算（符号同步）和符号判决步骤，以下结合图1进行具体说明。
如图1所示，L波段数字硬件电路100包括下变频电路、降采样电路、插值控制电路、插值计算电路、累加电路、寄存器和判决电路。
下变频电路从寄存器读取多普勒频率，并根据多普勒频率生成本地载波，将输入的L波段中频数字采样信号与本地载波相乘进行载波恢复，得到基带数字采样信号。其中，该多普勒频率是上一个周期CPU写入到L波段数字硬件电路100的寄存器中的。可以理解，在SOC芯片刚开始工作时，该多普勒频率可以是CPU写入的初始多普勒频率，该初始多普勒频率可以根据历史经验确定。
降采样电路将基带数字采样信号进行降采样得到降采样信号（也可称为降采样数据，其中，一个降采样点对应一个降采样数据）。在一些实施例中，降采样电路包括相干累加器电路，其对基带数字采样信号进行降采样的过程具体为：相干累加器电路将输入的基带数字采样信号进行相干累加得到降采样信号，其中，降采样信号的数据速率为待解调L波段信号的符号速率的整数倍。具体的，若基带数字采样信号的数据速率为24M，待解调L波段信号的符号速率为5KHz，当将基带数字采样信号的数据速率降采样至待解调L波信号的符号速率2倍时，则可以将基带数字采样信号相邻的2400个采样点的数据相干累加以实现降采样。在另一些实施例中，L波段数字硬件电路100还包括匹配滤波器电路，其对相干累加器电路输出的降采样信号进行匹配滤波得到滤波降采样信号，一系列离散的滤波降采样信号形成的波形轮廓与L波段基带模拟信号波形一致，为平方根升余弦滚降波形，该滤波降采样信号后续由插值计算电路进行插值计算。
插值计算电路利用插值系数（又可称为插值时延变量）分别对每一组降采样信号 进行插值计算，得到多个插值结果（每组降采样信号包括多个连续的降采样信号），其中，多 个插值结果包括交替出现的符号插值结果和中间点插值结果，插值系数由插值控制电路从 寄存器读取插值控制参数，并将该插值控制参数转换而得到，一个插值结果由插值计算电 路对一组降采样信号进行插值计算而得到。图2是L波段信号上插值结果的示意图，图2中连 续的波形代表L波段信号的模拟信号，降采样信号则离散分布在连续的波形上（图中未示 出）。实际通信中，由于受到多普勒效应的影响以及信道的传输时延，采样点的位置未必落 在解调波形眼图的最佳采样点，因此需要对降采样信号进行插值计算。通过对每一组降采 样信号进行插值计算得到了一系列插值结果，从而使得对应符号“1”的插值结果尽量位于 其所在的最佳采样点（实际插值计算中，插值结果可能位于该最佳采样点附近的一定范围 内，这些插值结果均认为是最佳采样点的插值结果），如图2中t-1和t3最佳采样点上的插值 结果分别为
Figure 981537DEST_PATH_IMAGE022
和
Figure 59215DEST_PATH_IMAGE023
另外，使得对应符号“-1”的插值结果尽量位于其所在的 最佳采样点（实际插值计算中，插值结果可能位于该最佳采样点附近的一定范围内，这些插 值结果均认为是最佳采样点的插值结果），如图2中t1和t5最佳采样点上的插值结果分别为
Figure 967128DEST_PATH_IMAGE024
和
Figure 197383DEST_PATH_IMAGE025
。最佳采样点的插值结果可称之为符号插值结果。另外，为了计算符号 同步时间偏差检测值，还要对相应组降采样信号进行插值得到位于中间点（相邻的一组符 号“1”的最佳采样点与符号“-1”的最佳采样点之间的中间点）的插值结果，如图2中t0、t2、t4 和t6中间点上的插值结果分别为
Figure 634181DEST_PATH_IMAGE012
、
Figure 199154DEST_PATH_IMAGE026
、
Figure 379600DEST_PATH_IMAGE027
和
Figure 962897DEST_PATH_IMAGE028
。
由于插值计算涉及较多的浮点数运算，因此现有技术往往利用CPU进行插值计算。本实施例中，为了将部分插值计算转移到硬件电路中实现，对插值计算涉及的相关参数进行定点化处理，使得易于硬件电路实现。考虑拟合准确度和硬件定点实现代价，本实施例中采用抛物线做插值拟合曲线以进行插值计算，插值计算电路利用插值系数对每一组降采样信号（四个降采样点上的信号）进行插值得到对应的插值结果，而插值系数μ由插值控制电路从寄存器读取插值控制参数W，并对该插值控制参数进行转换得到。
插值控制电路还包括计数器（例如可以为32位无符号计数器），匹配滤波器电路每输出一个降采样数据，计数器的计数值（即计数累加和）累加一次控制参数W，当计数器的计数值超过阈值T后，则计数器触发插值计算电路进行一次插值计算，以及触发插值控制电路更新一次插值系数μ。容易理解，计数器的计数值每溢出（即计数值超出计数器的能够表示的最大值）一次，计数器的计数值有残余值，后续计数值在该残余值上继续累加。
具体的，插值计算电路被计数器触发计算第t0个插值结果时，插值计算电路将降 采样电路（或匹配滤波器电路）输出的最新降采样信号记为
Figure 570596DEST_PATH_IMAGE029
，将最新降采样信号
Figure 622865DEST_PATH_IMAGE029
前面的3个降采样信号依次记为
Figure 341423DEST_PATH_IMAGE030
、
Figure 543340DEST_PATH_IMAGE031
和
Figure 525203DEST_PATH_IMAGE032
；接着，插值计算 电路计算中间变量v2和v1：
Figure 64769DEST_PATH_IMAGE033
；
然后，插值计算电路对降采样信号
Figure 836284DEST_PATH_IMAGE007
进行左移第三比特位数得到中间变量 v0，其中，第三比特位数等于第二比特位数加1，即：
Figure 941644DEST_PATH_IMAGE034
，
本实施例中，第三比特位数和第二比特位数分别为9和8；
接着，插值计算电路对插值系数μ的平方进行右移第二比特位数得到
Figure 359987DEST_PATH_IMAGE010
，即：
Figure 121269DEST_PATH_IMAGE035
最后，插值计算电路根据如下公式计算插值结果
Figure 197941DEST_PATH_IMAGE012
：
Figure 95490DEST_PATH_IMAGE036
从式1~式5可以看出，每计算出一个插值结果
Figure 481472DEST_PATH_IMAGE012
插值计算电路仅需要3次乘 法运算，其余运算均为轻量的加法和移位操作，适合用硬件电路实现。
插值控制电路被计数器触发更新一次插值系数μ时，插值控制电路执行如下步骤 更新插值系数：对阈值T与计数器前一次计数累加和之差向右移
Figure 995630DEST_PATH_IMAGE037
得到中间插值系数
Figure 108948DEST_PATH_IMAGE038
即，
Figure 595424DEST_PATH_IMAGE039
，
Figure 843653DEST_PATH_IMAGE038
的取值范围为[0,1)，其中，
Figure 782790DEST_PATH_IMAGE040
为计数器在更 新时计数器前一次计数累加和，T大小等于2的预设整数次幂，可以取
Figure 699799DEST_PATH_IMAGE041
；对中间插值系数
Figure 837519DEST_PATH_IMAGE038
向左移第二比特位数得到更新后的插值系数μ，即
Figure 565304DEST_PATH_IMAGE042
，其中， <<为左移符号，
Figure 742470DEST_PATH_IMAGE043
为取整函数。本实施例中，控制插值计算电路的输出插值的频率为待 解调L波段的符号速率的2倍，第二比特位数取值为8。
插值计算电路每输出一个符号插值结果，累加电路将该符号插值结果进行相干累加，直至累加N个符号插值结果得到相干累加和；另外，所述插值计算电路每输出一个符号插值结果，累加电路将该符号插值结果前面一个中间点插值结果和一个符号插值结果作为一组插值结果并根据该组插值结果计算得到一个符号同步时间偏差检测值，计算N组插值结果得到N个符号同步时间偏差检测值，将N个所述符号同步时间偏差检测值进行非相干累加得到非相干累加和，将所述相干累加和以及所述非相干累加和写入到所述寄存器中，并向所述CPU发送中断信号。
由于载波恢复时只根据最佳采样点处的插值结果进行多普勒频率计算，因此累加 电路只需要对最佳采样点的插值结果（即符号插值结果）进行累加，若最佳采样点的插值结 果位于奇数次序的插值结果，则累加电路只需要累加连续的N个奇数次序插值结果（如图2 所示的
Figure 213902DEST_PATH_IMAGE022
和
Figure 206129DEST_PATH_IMAGE023
等），若最佳采样点的插值结果位于偶数次序的插值结果，则 累加电路只需要累加连续的N个偶数次序插值结果，不论哪种情况，只要产生一个符号插值 结果，就触发累加电路将该符号插值结果进行相干累加，直至相干累加的符号插值结果的 个数达到预设数量N，则将相干累加和写入到寄存器中。其中，对于相干累加而言，需要对待 解调L波段信号的I路分量的每N个符号插值结果进行相干累加，以及对待解调L波段信号Q 路分量的每N个符号插值结果进行相干累加，然后将两路的相干累加和写入到寄存器，判决 电路对插值结果中的符号插值结果进行符号判决。对于相干累加而言，首先计算每个符号 插值对应的同步时间偏差检测值的非相干结果，例如对于第m个符号插值的非相干结果为 其I路信号的同步时间偏差检测值与Q路信号的同步时间偏差检测值分别取其平方后，再开 方得到，然后，累加电路对连续N个同步时间偏差检测值的非相干结果进行累加，得到非相 干累加结果。
另外，每产生一个符号插值结果，就触发累加电路将最新产生的符号插值结果以 及其前两个插值结果（依次为中间点插值结果和前一个符号插值结果）作为一组插值结果， 并根据该一组插值结果计算得到一个符号同步时间偏差检测值。如图4所示，当产生符号插 值结果
Figure 104815DEST_PATH_IMAGE024
时，根据符号插值结果
Figure 798970DEST_PATH_IMAGE024
、及其前面的2个插值结果（中间插值结果
Figure 808515DEST_PATH_IMAGE012
和前一个符号插值结果
Figure 920827DEST_PATH_IMAGE022
）作为一组插值结果，计算出符号同步时间偏差 检测值
Figure 675900DEST_PATH_IMAGE044
；
当产生符号插值结果
Figure 873663DEST_PATH_IMAGE023
时，根据中间插值结果
Figure 421319DEST_PATH_IMAGE026
和前一个符号插值 结果
Figure 653717DEST_PATH_IMAGE024
，计算符号同步时间偏差检测值
Figure 877894DEST_PATH_IMAGE045
。
依次类推，直至得到N个符号同步时间偏差检测值。
累加电路将预设数量（例如预设数量为N）个符号同步时间偏差检测值TED进行非 相干累加，得到符号同步时间偏差检测值的非相干累加和
Figure 31795DEST_PATH_IMAGE046
，
Figure 383142DEST_PATH_IMAGE047
。
每计算一个符号同步时间偏差检测值，累加电路将该符号同步时间偏差检测值进行非相干累加，直至非相干累加的TED的数量为N时，将非相干累加和写入到寄存器中。
通过符号同步时间偏差检测值TED的非相干累加和，最终实现在最佳采样点出的 插值的原理如下：如图5所示，若最新出现的符号插值结果严格落在最佳采样点处，根据
Figure 158462DEST_PATH_IMAGE048
，
Figure 22382DEST_PATH_IMAGE049
的值等于0。由于 每产生N个符号插值结果的时间很短，可以认为每个符号插值结果均严格落在最佳采样点 处，因此每个
Figure 132420DEST_PATH_IMAGE049
都为0，所以
Figure 287458DEST_PATH_IMAGE049
的非相干累加和
Figure 174075DEST_PATH_IMAGE046
也为0。 如图6所示，若插值超前（即符号插值结果落在最佳采样点处之前），根据
Figure 959628DEST_PATH_IMAGE048
，
Figure 540651DEST_PATH_IMAGE049
的值大于0，同理，
Figure 718954DEST_PATH_IMAGE046
也大于0。如图7所示，若插值滞后（即符号插值结果落在最佳采样点处之后）， 根据
Figure 983713DEST_PATH_IMAGE048
，
Figure 736906DEST_PATH_IMAGE049
的值小于0， 同理，
Figure 867542DEST_PATH_IMAGE046
也小于0。非相干累加和
Figure 98803DEST_PATH_IMAGE046
被CPU读取后，插值控制参数程序根 据
Figure 218069DEST_PATH_IMAGE046
的值，计算误差控制信号
Figure 889965DEST_PATH_IMAGE002
，更新插值控制参数W并存储在寄存器中，以使插 值计算电路在非相干累加和
Figure 727471DEST_PATH_IMAGE046
小于0的情况下插值的位置向后移动，在非相干累 加和
Figure 762423DEST_PATH_IMAGE046
大于0的情况下向前移动，直至
Figure 719884DEST_PATH_IMAGE046
的值为0，而在非相干累加和
Figure 814879DEST_PATH_IMAGE046
为0的情况下更新的插值控制参数W与原来的插值控制参数W相同。
在累加电路将相干累加和与非相干累加和均写入到寄存器中后，向CPU发出中断信号，以通知CPU从该寄存器中读取相干累加和与非相干累加和。
以L波段信号的符号速率
Figure 670839DEST_PATH_IMAGE050
=4876.2sps为例，符号同步时间偏差检测值的更新 速率为4876.2Hz，若每得到一个符号同步时间偏差检测值就向CPU发送一次中断信号，频繁 的中断会挤占软件中GNSS信号的中断处理，本实施例通过对N个符号同步时间偏差检测值 进行非相干累加得到非相干累加和，累加电路向CPU更新非相干累加和的频率（即中断频 度）为
Figure 260215DEST_PATH_IMAGE051
，因此可以有效降低对CPU的中断频度。
CPU接收所述中断信号后从所述寄存器中读取所述相干累加和以及非相干累加 和，利用所述相干累加和运行PLL锁相环多普勒频率计算程序计算得到新的多普勒频率
Figure 885231DEST_PATH_IMAGE052
， 并将所述新的多普勒频率
Figure 619969DEST_PATH_IMAGE052
写入所述寄存器并覆盖原有的多普勒频率
Figure 946914DEST_PATH_IMAGE052
；另外，CPU利用 所述非相干累加和运行插值控制参数程序得到新的插值控制参数W，并将所述新的插值控 制参数W写入所述寄存器并覆盖原有的插值控制参数W。
如图3所示，具体而言，CPU收到中断信号（中断1）后，通过总线从寄存器中读取非 相干累加和
Figure 589248DEST_PATH_IMAGE053
和插值结果的相干累加和
Figure 68771DEST_PATH_IMAGE054
；接着，CPU利用相干累加和
Figure 462493DEST_PATH_IMAGE054
运行PLL锁相环多普勒频率计算程序得到新的多普勒频率
Figure 293045DEST_PATH_IMAGE052
，在某一时刻将新的多普勒频 率
Figure 207912DEST_PATH_IMAGE052
写入寄存器中并覆盖原有的多普勒频率
Figure 807520DEST_PATH_IMAGE052
；另外，CPU利用非相干累加和
Figure 664487DEST_PATH_IMAGE053
运行插值控制参数程序得新的插值控制参数W，并在某一时刻将新的插值控制参数W写入所 述寄存器并覆盖原有的插值控制参数。可以理解，CPU向寄存器写入新的插值控制参数W的 时刻和写入新的多普勒频率的时刻可以是同一时刻，也可以是不同时刻（两个时刻的先后 顺序也可以是任意的）。在之后的某个时刻，累加电路计算得到下一个非相干累加和
Figure 920019DEST_PATH_IMAGE055
和下一个相干累加和
Figure 123729DEST_PATH_IMAGE056
，在将两者写入寄 存器后向CPU发送下一次中断（中断2）。其中，CPU利用非相干累加和运行插值控制参数程序 得新的插值控制参数W的过程如下：首先，CPU每获得一个新的非相干累加和（即当前非相干 累加和），利用滤波算法对当前非相干累加和以及当前非相干累加之前若干个非相干累加 和进行滤波得到误差控制信号v，在一个实施例中，可以使用环路滤波得到误差控制信号v； 接着，CPU对
Figure 968057DEST_PATH_IMAGE001
进行左移第一比特位数后进行取整，即：
Figure 369826DEST_PATH_IMAGE057
；
其中，K为降采样信号的数据速率与待解调L波段信号的符号速率的比值，
Figure 361922DEST_PATH_IMAGE058
为取 整函数，<<为左移符号。由于对插值控制参数W的精度要求较高，本实施例中第一比特位数 为32比特，使得插值控制参数W能够的精度较高。
PLL锁相环多普勒频率计算程序计算多普勒频率
Figure 821853DEST_PATH_IMAGE052
的原理和现有的PLL锁相环多 普勒频率计算程序大致相同，区别在于相干累加和为奇数次序或者偶数次序的符号插值结 果（经过定点化处理）之和，PLL锁相环多普勒频率计算程序相干累加和中还原出符号插值 结果的频率，根据符号插值结果的频率和本地载波的偏差值，生成新的多普勒频率
Figure 350049DEST_PATH_IMAGE052
，将该 新的多普勒频率
Figure 768392DEST_PATH_IMAGE052
写入到寄存器，并覆盖原有的多普勒频率
Figure 982204DEST_PATH_IMAGE052
。
判决电路对插值结果中的符号插值结果进行符号判决。如前所述，待解调L波信号包括I路信号和Q路信号，通过插值计算电路能够得到I路信号的第m个符号插值结果以及Q路信号的第m个符号插值结果，通过综合两路信号的第m个符号插值结果，可以对第m个符号进行判决，该判决结果可以是“1”或“-1”。
本实施例中的GNSS接收机SOC芯片，通过CPU和L波段数字硬件电路共同完成对L波段符号的解调（解码），与传统方案中由CPU单独完成L波段符号解调相比，降低了CPU的运算负载，能够在原有的GNSS接收机架构的基础上，实现L波段信号的解调，以实现高精度定位。本实施例中的方法降低了对CPU性能的要求，从而降低了芯片的成本和功耗；另外，累加电路将每N个符号同步时间偏差检测值进行非相干累加得到非相干累加和，以及将每N个符号插值结果进行相干累加得到相干累积和后，才向CPU发送一次中断以让CPU更新一次多普勒频率和插值控制参数，防止在L波段信号同步的过程中，对CPU的频繁中断影响CPU对GNSS信号的处理。
本发明还公开了一种L波段信号解码方法，利用所述的SOC芯片实现，包括如下步骤；
S100，每当一个符号插值结果被输出时，累加电路将该符号插值结果进行相干累加，直至累加N个符号插值结果得到相干累加和；并且每当一个符号插值结果被输出时，累加电路将该符号插值结果及前面一个中间点插值结果和一个符号插值结果作为一组插值结果并根据该组插值结果计算得到一个符号同步时间偏差检测值，计算N组插值结果得到N个符号同步时间偏差检测值；累加电路将N个符号同步时间偏差检测值进行非相干累加得到非相干累加和，将相干累加和以及非相干累加和写入到寄存器中，并向CPU发送中断信号；
S200，CPU接收中断信号后从寄存器中读取相干累加和以及非相干累加和，利用相干累加和运行PLL锁相环多普勒频率计算程序计算得到新的多普勒频率，并将新的多普勒频率写入寄存器并覆盖原有的多普勒频率；以及，利用非相干累加和运行插值控制参数程序得到新的插值控制参数，并将新的插值控制参数写入寄存器并覆盖原有的插值控制参数；
S300，下变频电路从寄存器读取多普勒频率，并根据多普勒频率生成本地载波，将输入的L波段中频数字采样信号与本地载波相乘进行载波恢复，得到基带数字采样信号；
S400，降采样电路将基带数字采样信号进行降采样得到降采样信号；
S500，插值控制电路从寄存器读取插值控制参数，并将该插值控制参数转换为插值系数；
S600，插值计算电路利用插值系数分别对多组降采样信号进行插值计算得到多个插值结果，该多个插值结果包括交替出现的符号插值结果和中间点插值结果，每组降采样信号包括多个连续的降采样信号；
S700，判决电路利用插值计算电路输出的符号插值结果对待解调L波段信号进行判决。
本发明还公开了一种接收机，包括所述的GNSS接收机SOC芯片，或者使用所述的L波段信号的解码方法。
本领域的技术人员能够理解的是，在不冲突的前提下，上述各优选方案可以自由地组合、叠加。其中，附图中的流程图和框图，图示了按照本公开各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，该模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生，例如，两个接连表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。本文中对于各步骤的编号仅为了方便说明和引用，并不用于限定前后顺序，具体的执行顺序是由技术本身确定的，本领域技术人员可以根据技术本身确定各种允许的、合理的顺序。
需要说明的是，本发明中采用步骤编号（字母或数字编号）来指代某些具体的方法步骤，仅仅是出于描述方便和简洁的目的，而绝不是用字母或数字来限制这些方法步骤的顺序。本领域的技术人员能够明了，相关方法步骤的顺序，应由技术本身决定，不应因步骤编号的存在而被不适当地限制，本领域技术人员可以根据技术本身确定各种允许的、合理的步骤顺序。
本领域的技术人员能够理解的是，在不冲突的前提下，上述各优选方案可以自由地组合、叠加。
应当理解，上述的实施方式仅是示例性的，而非限制性的，在不偏离本发明的基本原理的情况下，本领域的技术人员可以针对上述细节做出的各种明显的或等同的修改或替换，都将包含于本发明的权利要求范围内。

Claims (15)

1.一种GNSS接收机的芯片，所述芯片为SOC芯片，其特征在于，包括CPU和L波段数字硬件电路，所述L波段数字硬件电路包括累加电路、下变频电路、降采样电路、插值控制电路、插值计算电路、寄存器和判决电路；
所述累加电路用于，每当一个符号插值结果被输出时，将该符号插值结果进行相干累加，直至累加N个符号插值结果得到相干累加和；并且，每当一个符号插值结果被输出时，将该符号插值结果及其前面一个中间点插值结果和一个符号插值结果作为一组插值结果并根据该组插值结果计算得到一个符号同步时间偏差检测值，计算N组插值结果得到N个符号同步时间偏差检测值；以及将N个所述符号同步时间偏差检测值进行非相干累加得到非相干累加和，将所述相干累加和以及所述非相干累加和写入到所述寄存器中，并向所述CPU发送中断信号；
所述CPU用于，接收所述中断信号后从所述寄存器中读取所述相干累加和以及非相干累加和，利用所述相干累加和运行PLL锁相环多普勒频率计算程序计算得到新的多普勒频率，并将所述新的多普勒频率写入所述寄存器并覆盖原有的多普勒频率；以及，利用所述非相干累加和运行插值控制参数程序得到新的插值控制参数，并将所述新的插值控制参数写入所述寄存器并覆盖原有的插值控制参数；
所述下变频电路用于，从所述寄存器读取多普勒频率，并根据多普勒频率生成本地载波，将输入的L波段中频数字采样信号与所述本地载波相乘进行载波恢复，得到基带数字采样信号；
所述降采样电路用于，将所述基带数字采样信号进行降采样得到降采样信号；
所述插值控制电路用于，从所述寄存器读取所述插值控制参数，并将该插值控制参数转换为插值系数；
所述插值计算电路用于，利用所述插值系数分别对多组降采样信号进行插值计算得到多个插值结果，该多个插值结果包括交替出现的符号插值结果和中间点插值结果，每组降采样信号包括多个连续的降采样信号；
所述判决电路用于，利用所述插值计算电路输出的符号插值结果对待解调L波段信号进行判决。
2.根据权利要求1所述的芯片，其特征在于，
所述CPU运行所述插值控制参数程序时，通过如下方式得到新的插值控制参数：
对
Figure 394009DEST_PATH_IMAGE001
左移第一比特位数后的结果进行取整得到新的插值控制参数；
其中，K为所述降采样信号的数据速率与待解调L波段信号的符号速率的比值，
Figure 373466DEST_PATH_IMAGE002
为误差 控制信号，所述误差控制信号通过如下方式得到：利用滤波算法对当前非相干累加和以及 当前非相干累加之前若干个非相干累加和进行滤波得到所述误差控制信号。
3.根据权利要求2所述的芯片，其特征在于，
所述插值控制电路包括计数器，
所述插值控制电路将所述插值控制参数转换为插值系数包括：
每获取一个所述降采样信号，所述计数器累加一次所述插值控制参数得到计数累加和；
当所述计数器的当前计数累加和超过阈值T时，则更新一次所述插值系数，并触发所述插值计算电路计算一个插值结果；
其中，T大小等于2的预设整数次幂，所述插值系数更新方式包括：
对所述阈值与所述计数器前一次计数累加和之差向右移大小等于
Figure 700673DEST_PATH_IMAGE003
的比特位数得 到中间插值系数；
对所述中间插值系数向左移第二比特位数得到更新后的插值系数。
4.根据权利要求3所述的芯片，其特征在于，所述插值计算电路根据如下方式计算插值结果：
计算第
Figure 158200DEST_PATH_IMAGE004
个插值结果时，将所述降采样电路输出的最新降采样信号记为
Figure 415367DEST_PATH_IMAGE005
，将 最新降采样信号
Figure 503408DEST_PATH_IMAGE005
前面的3个降采样信号依次记为：
Figure 849070DEST_PATH_IMAGE006
、
Figure 579129DEST_PATH_IMAGE007
和
Figure 779166DEST_PATH_IMAGE008
；
分别计算中间变量v2和v1：
Figure 54421DEST_PATH_IMAGE009
；
对降采样信号
Figure 74329DEST_PATH_IMAGE007
进行左移第三比特位数得到中间变量v0，其中，所述第三比特位数 等于所述第二比特位数加1；
对插值系数μ的平方进行右移第二比特位数得到
Figure 608079DEST_PATH_IMAGE010
；
根据如下公式计算插值结果：
Figure 397043DEST_PATH_IMAGE011
，其中
Figure 108778DEST_PATH_IMAGE012
为所述第
Figure 881562DEST_PATH_IMAGE004
个插值结果。
5.根据权利要求4所述的芯片，其特征在于，
所述插值计算电路每输出一个符号插值结果，触发所述累加电路计算所述符号同步时 间偏差检测值
Figure 687844DEST_PATH_IMAGE013
，其中，将最新的符号插值结 果记为
Figure 862474DEST_PATH_IMAGE014
，将最新符号插值结果
Figure 273339DEST_PATH_IMAGE014
前面的2个插值结果依次记为：中间插值 结果
Figure 533419DEST_PATH_IMAGE015
和前1个符号插值结果
Figure 877813DEST_PATH_IMAGE016
，
Figure 454419DEST_PATH_IMAGE017
为最新的符号插值结果
Figure 757224DEST_PATH_IMAGE014
输出时计算的符号同步时间偏差检测值。
6.根据权利要求1所述的芯片，其特征在于，
所述降采样电路包括相干累加器电路，
所述降采样电路将所述基带数字采样信号进行降采样得到降采样信号具体为：
所述相干累加器电路将输入的所述基带数字采样信号进行相干累加，得到所述降采样信号，其中，所述降采样信号的数据速率为待解调L波段信号的符号速率的整数倍。
7.根据权利要求1所述的芯片，其特征在于，
所述降采样电路包括相干累加器电路，所述L波段数字硬件电路还包括匹配滤波器电路，
所述降采样电路将所述基带数字采样信号进行降采样得到降采样信号具体为：
所述相干累加器电路将输入的所述基带数字采样信号进行相干累加得到降采样信号，其中，所述降采样中间信号的数据速率为待解调L波段信号的符号速率的整数倍；
所述匹配滤波器电路将所述降采样信号进行匹配滤波得到滤波后的降采样信号；
所述插值计算电路利用所述插值系数分别对多组滤波后的降采样信号进行插值计算。
8.一种L波段信号的解码方法，其特征在于，利用权利要求1所述的GNSS接收机的芯片实现，包括如下步骤；
S100，每当一个符号插值结果被输出时，所述累加电路将该符号插值结果进行相干累加，直至累加N个符号插值结果得到相干累加和；并且每当一个符号插值结果被输出时，所述累加电路将该符号插值结果及其前面一个中间点插值结果和一个符号插值结果作为一组插值结果并根据该组插值结果计算得到一个符号同步时间偏差检测值，计算N组插值结果得到N个符号同步时间偏差检测值；所述累加电路将N个所述符号同步时间偏差检测值进行非相干累加得到非相干累加和，将所述相干累加和以及所述非相干累加和写入到所述寄存器中，并向所述CPU发送中断信号；
S200，所述CPU接收所述中断信号后从所述寄存器中读取所述相干累加和以及非相干累加和，利用所述相干累加和运行PLL锁相环多普勒频率计算程序计算得到新的多普勒频率，并将所述新的多普勒频率写入所述寄存器并覆盖原有的多普勒频率；以及，利用所述非相干累加和运行插值控制参数程序得到新的插值控制参数，并将所述新的插值控制参数写入所述寄存器并覆盖原有的插值控制参数；
S300，所述下变频电路从所述寄存器读取多普勒频率，并根据多普勒频率生成本地载波，将输入的L波段中频数字采样信号与所述本地载波相乘进行载波恢复，得到基带数字采样信号；
S400，所述降采样电路将所述基带数字采样信号进行降采样得到降采样信号；
S500，所述插值控制电路从所述寄存器读取所述插值控制参数，并将该插值控制参数转换为插值系数；
S600，所述插值计算电路利用所述插值系数分别对多组降采样信号进行插值计算得到多个插值结果，该多个插值结果包括交替出现的符号插值结果和中间点插值结果，每组降采样信号包括多个连续的降采样信号；
S700，所述判决电路利用所述插值计算电路输出的符号插值结果对待解调L波段信号进行判决。
9.根据权利要求8所述的解码方法，其特征在于，
所述CPU运行所述插值控制参数程序时，通过如下方式得到新的插值控制参数：
对
Figure 239021DEST_PATH_IMAGE018
左移第一比特位数后的结果进行取整得到新的插值控制参数；
其中，K为所述降采样信号的数据速率与待解调L波段信号的符号速率的比值，
Figure 137838DEST_PATH_IMAGE002
为误差 控制信号，所述误差控制信号通过如下方式得到：利用滤波算法对当前非相干累加和以及 当前非相干累加之前若干个非相干累加和进行滤波得到所述误差控制信号。
10.根据权利要求9所述的解码方法，其特征在于，利用权利要求3所述的GNSS接收机的芯片实现，
所述插值控制电路将所述插值控制参数转换为插值系数包括：
每获取一个所述降采样信号，所述计数器累加一次所述插值控制参数得到计数累加和；
当所述计数器的当前计数累加和超过阈值T时，则更新一次所述插值系数，并触发所述插值计算电路计算一个插值结果；
其中，T大小等于2的预设整数次幂，所述插值系数更新方式包括：
对所述阈值与所述计数器前一次计数累加和之差向右移大小等于
Figure 21480DEST_PATH_IMAGE003
的比特位数得 到中间插值系数；
对所述中间插值系数向左移第二比特位数得到更新后的插值系数。
11.根据权利要求10所述的解码方法，其特征在于，所述插值计算电路根据如下方式计算插值结果：
计算第
Figure 495187DEST_PATH_IMAGE004
个插值结果时，将所述降采样电路输出的最新降采样信号记为
Figure 11750DEST_PATH_IMAGE005
，将 最新降采样信号
Figure 963526DEST_PATH_IMAGE005
前面的3个降采样信号依次记为：
Figure 967254DEST_PATH_IMAGE006
、
Figure 611862DEST_PATH_IMAGE007
和
Figure 550474DEST_PATH_IMAGE008
；
分别计算中间变量v2和v1：
Figure 305941DEST_PATH_IMAGE009
；
对降采样信号
Figure 898596DEST_PATH_IMAGE007
进行左移第三比特位数得到中间变量v0，其中，所述第三比特位数 等于所述第二比特位数加1；
对插值系数μ的平方进行右移第二比特位数得到
Figure 714105DEST_PATH_IMAGE010
；
根据如下公式计算插值结果：
Figure 408523DEST_PATH_IMAGE011
，其中
Figure 764418DEST_PATH_IMAGE012
为所述第
Figure 477159DEST_PATH_IMAGE004
个插值结果。
12.根据权利要求11所述的解码方法，其特征在于，
所述插值计算电路每输出一个符号插值结果，触发所述累加电路计算所述符号同步时 间偏差检测值
Figure 401253DEST_PATH_IMAGE013
，其中，将最新的符号插值结 果记为
Figure 379704DEST_PATH_IMAGE014
，将最新符号插值结果
Figure 680235DEST_PATH_IMAGE014
前面的2个插值结果依次记为：中间插值 结果
Figure 309800DEST_PATH_IMAGE015
和前1个符号插值结果
Figure 952265DEST_PATH_IMAGE016
，
Figure 870542DEST_PATH_IMAGE017
为最新的符号插值结果
Figure 771502DEST_PATH_IMAGE014
输出时计算的符号同步时间偏差检测值。
13.根据权利要求9所述的解码方法，其特征在于，利用权利要求6所述的GNSS接收机的芯片实现，
所述降采样电路将所述基带数字采样信号进行降采样得到降采样信号具体为：
所述相干累加器电路将输入的所述基带数字采样信号进行相干累加，得到所述降采样信号，其中，所述降采样信号的数据速率为待解调L波段信号的符号速率的整数倍。
14.根据权利要求9所述的解码方法，其特征在于，利用权利要求7所述的GNSS接收机的芯片实现，
所述降采样电路将所述基带数字采样信号进行降采样得到降采样信号具体为：
所述相干累加器电路将输入的所述基带数字采样信号进行相干累加得到降采样信号，其中，所述降采样中间信号的数据速率为待解调L波段信号的符号速率的整数倍；
所述匹配滤波器电路将所述降采样信号进行匹配滤波得到滤波后的降采样信号；
所述插值计算电路利用所述插值系数分别对多组滤波后的降采样信号进行插值计算。
15.一种接收机，其特征在于，包括权利要求1至7任一项所述的GNSS接收机的芯片，或者使用如权利要求8至14任一项所述的L波段信号的解码方法。
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