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CN114556565A - 三维存储器设备、系统及其形成方法 - Google Patents

三维存储器设备、系统及其形成方法 Download PDF

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CN114556565A
CN114556565A CN202280000476.8A CN202280000476A CN114556565A CN 114556565 A CN114556565 A CN 114556565A CN 202280000476 A CN202280000476 A CN 202280000476A CN 114556565 A CN114556565 A CN 114556565A
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CN
China
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memory
layer
semiconductor layer
substrate
transistor
Prior art date
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Pending
Application number
CN202280000476.8A
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English (en)
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刘威
陈亮
王言虹
夏志良
杨远程
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Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
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Abstract

一种三维3D存储器设备包括第一半导体结构和第二半导体结构。第一半导体结构包括第一半导体层和NAND存储串阵列。第二半导体结构在第一半导体层的第二侧下方。第一半导体层的第二侧与第一半导体层的第一侧相反。第二半导体结构包括第二半导体层、第一外围电路和第二外围电路。第一外围电路包括与第二半导体层的第一侧接触的第一晶体管。第二外围电路包括与第二半导体层的第二侧接触的第二晶体管。第二半导体层的第二侧与第二半导体层的第一侧相反。

Description

三维存储器设备、系统及其形成方法
相关申请的交叉引用
本申请要求享有于2021年6月30日提交的国际申请No.PCT/CN2021/103762优先权的权益，该申请的全部内容通过引入的方式并入本文。
技术领域
本公开内容涉及存储器设备及其制造方法，具体而言，涉及三维(3D)存储器设备及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储器单元缩小到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储器单元的存储密度接近上限。
3D存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于促进存储器阵列的操作的外围电路。
发明内容
本文公开了3D存储器设备的实施方式及其形成方法。
在一方面，一种3D存储器设备包括第一半导体结构和第二半导体结构。第一半导体结构包括第一半导体层和NAND存储串阵列。NAND存储串阵列的源极与第一半导体层的第一侧接触。第二半导体结构在第一半导体层的第二侧下方。第一半导体层的第二侧与第一半导体层的第一侧相反。第二半导体结构包括第二半导体层、NAND存储串阵列的第一外围电路和NAND存储串阵列的第二外围电路。第一外围电路包括与第二半导体层的第一侧接触的第一晶体管。第二外围电路包括与第二半导体层的第二侧接触的第二晶体管。第二半导体层的第二侧与第二半导体层的第一侧相反。
在一些实施方式中，第一半导体层在NAND存储串阵列与NAND存储串阵列的第一外围电路之间。在一些实施方式中，第一半导体层包括多晶硅层。
在一些实施方式中，第二半导体层包括硅衬底。在一些实施方式中，第二半导体结构还包括第一互连层和第二互连层，使得第一外围电路在第一互连层与第二半导体层的第一侧之间，并且第二外围电路在第二互连层与第二半导体层的第二侧之间。
在一些实施方式中，第二半导体结构还包括电连接在第一互连层与第二互连层之间的第一穿衬底过孔。在一些实施方式中，第一半导体结构还包括电连接在第一互连层与NAND存储串阵列的多条字线之间的第一接触结构。在一些实施方式中，第一接触结构穿透第一半导体层。
在一些实施方式中，第二半导体结构还包括焊盘引出结构，NAND存储串阵列的第二外围电路在焊盘引出结构与第二半导体结构的第二侧之间。
在一些实施方式中，第一半导体结构还包括焊盘引出结构，NAND存储串阵列在焊盘引出结构与第一半导体层的第一侧之间。
在一些实施方式中，第一晶体管包括第一栅极电介质，第二晶体管包括第二栅极电介质，且第一栅极电介质的厚度大于第二栅极电介质的厚度。在一些实施方式中，第一和第二栅极电介质的厚度之间的差至少为5倍。
在另一方面，一种系统包括被配置为存储数据的存储器设备。存储器设备包括第一半导体结构和第二半导体结构。第一半导体结构包括第一半导体层和NAND存储串阵列。NAND存储串阵列的源极与第一半导体层的第一侧接触。第二半导体结构在第一半导体层的第二侧下方。第一半导体层的第二侧与第一半导体层的第一侧相反。第二半导体结构包括第二半导体层、NAND存储串阵列的第一外围电路、和NAND存储串阵列的第二外围电路。第一外围电路包括与第二半导体层的第一侧接触的第一晶体管。第二外围电路包括与第二半导体层的第二侧接触的第二晶体管。第二半导体层的第二侧与第二半导体层的第一侧相反。所述系统还包括存储器控制器，耦接到所述存储器设备且被配置为通过所述第一外围电路和所述第二外围电路控制存储器单元阵列。
在又一方面，公开了一种用于形成3D存储器设备的方法。在衬底的第一侧上形成第一晶体管。在衬底的第一侧上的第一晶体管之上形成半导体层。在半导体层之上形成NAND存储串阵列。在衬底的与第一侧相反的第二侧上形成第二晶体管。
在一些实施方式中，在第一晶体管上形成第一互连层。在一些实施方式中，在第一互连层之上形成多晶硅层。
在一些实施方式中，在形成第二晶体管之前减薄所述衬底。
在一些实施方式中，在衬底的第一侧上的NAND存储串阵列上方形成焊盘引出结构。在一些实施方式中，在形成焊盘引出结构之前形成第一接触结构，并且第一接触结构电连接在第一互连层与焊盘引出结构之间。
在一些实施方式中，在所述衬底的第二侧上的第二晶体管上方形成焊盘引出结构。在一些实施方式中，形成延伸穿过衬底的穿衬底过孔。在一些实施方式中，穿衬底过孔电连接第一互连层和第二互连层。
附图说明
并入本文并形成说明书一部分的附图示出了本公开内容的各方面，并且附图与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够做出和使用本公开内容。
图1示出了根据本公开内容的一些方面的3D存储器设备的截面的示意图。
图2示出了根据本公开内容的一些方面的包括外围电路的存储器设备的示意性电路图。
图3示出了根据本公开内容的一些方面的包括存储器单元阵列和外围电路的存储器设备的框图。
图4A示出了根据本公开内容的一些方面的提供有各种电压的外围电路的框图。
图4B示出了根据本公开内容的一些方面的提供有布置在分离的半导体结构中的各种电压的外围电路的示意图。
图5A和图5B分别示出了根据本公开内容的一些方面的平面晶体管的透视图和侧视图。
图6A和图6B分别示出了根据本公开内容的一些方面的3D晶体管的透视图和侧视图。
图7示出了根据本公开内容的一些方面的字线驱动器和页缓冲器的电路图。
图8示出了根据本公开内容的一些方面的3D存储器设备中的NAND存储串的侧视图。
图9A和图9B示出了根据本公开内容的各个方面的具有不同焊盘引出结构的3D存储器设备的截面的示意图。
图10A和图10B示出了根据本公开内容的各个方面的图9A和图9B中的3D存储器设备的各种示例的侧视图。
图11-16示出了根据本公开内容的一些方面的用于形成图10A中的3D存储器设备的制造过程。
图17示出了根据本公开内容的一些方面的用于形成图11-16中的3D存储器设备的方法的流程图。
图18-23示出了根据本公开内容的一些方面的用于形成图10B中的3D存储器设备的制造过程。
图24示出了根据本公开内容的一些方面的具有存储器设备的示例性系统的框图。
图25A示出了根据本公开内容的一些方面的具有存储器设备的示例性存储卡的视图。
图25B示出了根据本公开内容的一些方面的具有存储器设备的示例性固态驱动器(solid-state drive，SSD)的视图。
将参考附图描述本公开内容。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。因此，在不脱离本公开内容的范围的情况下，可以使用其他配置和布置。此外，本公开内容还可以用于各种其他应用。如本公开内容中描述的功能和结构特征可以彼此并以未在附图中具体示出的方式组合、调整和修改，使得这些组合、调整和修改在本公开内容的范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，至少部分取决于上下文，本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”之类的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……上方”和“在……之上”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……上方”或“在……之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括其间没有中间特征或层的“它在某物上方”或“它在某物之上”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等之类的空间相对术语来描述如图所示的一个元件或特征与一个或多个另外元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其他方式取向(旋转90度或在其他取向)，并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是同质或异质连续结构的区域，该区域具有的厚度小于该连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或垂直互连通路(过孔)触点)以及一个或多个电介质层。
随着3D存储器设备(例如，3D NAND闪速存储器设备)的发展，堆叠的层越多(例如，字线越多且所得存储器单元越多)，需要用于操作3D存储器设备的外围电路(以及形成外围电路的部件，例如，晶体管)就越多。例如，页缓冲器的数量和/或大小需要增加以与增加的存储器单元的数量相匹配。在另一示例中，字线驱动器中的串驱动器的数量与3D NAND闪速存储器中的字线的数量成比例。因此，字线的持续增加还增加了字线驱动器所占用的面积、以及金属布线的复杂性，有时甚至增加了金属层的数量。此外，在其中存储器单元阵列和外围电路被制造在不同的衬底上并被键合在一起的一些3D存储器设备中，外围电路面积的持续增加使得其成为减小总芯片尺寸的瓶颈，因为可以通过增加层级数而不是增加平面尺寸来垂直地按比例增大存储器单元阵列。
因此，希望随着外围电路及其晶体管的数量的增加而减小3D存储器设备的外围电路所占用的平面面积。然而，遵循用于逻辑装置的先进互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)技术节点趋势，按比例缩小外围电路的晶体管尺寸将导致显著的成本增加和较高的泄漏电流，这对于存储器设备来说是不合需要的。此外，因为3D NAND闪速存储器设备在某些存储器操作(例如，编程和擦除)中需要相对高的电压(例如，高于5V)，这与可随着CMOS技术节点的进步而降低其工作电压的逻辑装置不同，因此不能降低提供到存储器外围电路的电压。因此，通过遵循发展CMOS技术节点的趋势(如普通逻辑装置)来按比例缩小存储器外围电路尺寸变得不可行。
为了解决上述问题中的一个或多个，本公开内容引入了各种解决方案，其中将存储器设备的外围电路设置在垂直方向上的不同平面(层级(level)、级(tier))中，即，彼此上下形成，以减小外围电路的平面芯片尺寸以及存储器设备的总芯片尺寸。在一些实施方式中，存储器单元阵列(例如，NAND存储串)、提供有相对高的电压(例如，高于5V)的存储器外围电路及提供有相对低的电压(例如，低于1.3V)的存储器外围电路在垂直方向上设置在不同平面中，即，彼此上下形成，以进一步减小芯片尺寸。此外，在一些实施方式中，提供有相对高的电压(例如，高于5V)的存储器外围电路和提供有相对低的电压(例如，低于1.3V)的存储器外围电路设置在同一衬底的相反侧上，以进一步减小芯片尺寸。本公开内容所公开的3D存储器设备架构和制造工艺可容易地垂直按比例放大以在不同平面中堆叠更多外围电路，以进一步减小芯片尺寸。
基于不同的性能要求，例如，施加到外围电路的晶体管的电压(其影响晶体管的尺寸(例如，栅极电介质厚度)、其中形成晶体管的衬底的尺寸(例如，衬底厚度)、以及热预算(例如，互连材料))，外围电路可以被分离到垂直方向上的不同平面中。因此，具有不同尺寸要求(例如，栅极电介质厚度和衬底厚度)和热预算的外围电路可以在不同工艺中制造以减少彼此的设计和工艺约束，从而改善设备性能和制造复杂性。
根据本公开内容的一些方面，可以在衬底的第一侧上形成存储器外围电路的第一层，并且可以在衬底的同一侧上的存储器外围电路上形成存储器单元阵列。接着，可将衬底翻转并减薄，且可在衬底的与第一侧相反的第二侧上形成存储器外围电路的第二层。结果，存储器外围电路的制造尺寸可在一个衬底上加倍，以减少芯片尺寸和制造成本。此外，存储器外围电路的第二层可以是提供有相对低的电压(例如，低于1.3V)的低电压存储器外围电路，且可在制造存储器单元阵列之后形成。因此，低电压存储器外围电路将不会受到存储器单元阵列制造期间的高温的影响。此外，可以减少低电压存储器外围电路的沟道长度，并且还可以提高存储器设备的输入/输出(I/O)速度。在一些实施方式中，可进一步实现低电压存储器外围电路的沟道长度的最小化。
本公开内容中公开的3D存储器设备架构和制造工艺还具有灵活性，以允许各种设备焊盘引出方案满足存储器单元阵列的不同需要和不同设计。在一些实施方式中，焊盘引出互连层从半导体结构的具有外围电路的侧面形成，以缩短焊盘引出互连层与外围电路的晶体管之间的互连距离，从而减小来自互连的寄生电容并提高电性能。在一些实施方式中，在半导体结构的具有存储器单元阵列的侧面上形成焊盘引出互连层，以实现具有高I/O吞吐量和低制造复杂性的焊盘引出互连的层间过孔(LLV，例如，亚微米级)。
图1示出了根据本公开内容的一些方面的3D存储器设备100的截面的示意图。3D存储器设备100表示单元下外围(periphery under cell，PUC)结构的示例。在一些实施方式中，可首先在衬底102上形成外围电路104，且接着可在外围电路104上形成存储器单元阵列106。在一些实施方式中，可在衬底102之上形成外围电路104，且可在外围电路104之上形成半导体层(例如，多晶硅层)。可以在半导体层之上形成存储器单元阵列106。在一些实施方式中，将PUC晶圆翻转，且可对衬底102执行减薄操作。然后，可以在减薄的衬底102上形成外围电路108。
注意，在图1中添加了x轴和y轴，以进一步示出半导体设备的部件的空间关系。3D存储器设备100的衬底102包括在x方向(横向方向或宽度方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，在y方向(垂直方向或厚度方向)上相对于3D存储器设备100的衬底102确定半导体设备的一个部件(例如，层或设备)是在另一部件(例如，层或设备)“上”、“上方”还是“下方”。在本公开内容中应用了用于描述空间关系的相同概念。
在一些实施方式中，存储器单元阵列106包括NAND闪速存储器单元阵列。为了便于描述，NAND闪速存储器单元阵列可用作在本公开内容中用于描述存储器单元阵列106的示例。但是，应当理解，存储器单元阵列106不限于NAND闪速存储器单元阵列，并且可以包括任何其他适当类型的存储器单元阵列，例如NOR闪速存储器单元阵列、相变存储器(phasechange memory，PCM)单元阵列、电阻存储器单元阵列、磁存储器单元阵列、自旋转移矩(spin transfer torque，STT)存储器单元阵列，仅举几个示例。
存储器单元阵列106可以是NAND闪速存储器设备，其中存储器单元以3D NAND存储串阵列和/或二维(2D)NAND存储器单元阵列的形式提供。NAND存储器单元可被组织成页或指状物，所述页或指状物接着被组织成其中每个NAND存储器单元耦接到称为位线(BL)的单独线的块。NAND存储器单元中具有相同垂直位置的所有单元可由字线(WL)通过控制栅极耦接。在一些实施方式中，存储器平面包含通过相同位线耦接的特定数量的块。存储器单元阵列106可以包括一个或多个存储器平面，并且执行所有读取/编程(写入)/擦除操作所需的外围电路可以包括在外围电路104和外围电路108中。
在一些实施方式中，NAND存储器单元阵列是2D NAND存储器单元阵列，2D NAND存储器单元中的每一个都包括浮栅晶体管。根据一些实施方式，2D NAND存储器单元阵列包括多个2DNAND存储串，所述多个2D NAND存储串中的每一个都包括串联连接的多个存储器单元(类似于NAND门)和两个选择晶体管。根据一些实施方式，每个2D NAND存储串布置在衬底上的同一平面(即，本文中指平坦的二维(2D)表面，而不同于本公开内容中的术语“存储器平面”)中。在一些实施方式中，NAND存储器单元阵列是3D NAND存储串阵列，3D NAND存储串中的每一个都在衬底上方(在3D中)垂直延伸穿过堆叠结构，例如，存储器堆叠体。取决于3DNAND技术(例如，存储器堆叠体中的层/级的数量)，3D NAND存储串通常包括某一数量的NAND存储器单元，所述某一数量的NAND存储器单元中的每一个都包括浮栅晶体管或电荷捕获晶体管。
如图1所示，3D存储器设备100还可以包括外围电路104和外围电路108，每个外围电路包括存储器单元阵列106的外围电路中的一些。即，存储器单元阵列106的外围电路可以被分成至少两个其他半导体结构(例如，图1中的外围电路104和外围电路108)。外围电路(又称控制和感测电路)可以包括用于促进存储器单元阵列106的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括以下中的一个或多个：页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、I/O电路、电荷泵、电压源或发生器、电流或电压基准、上述功能电路的任何部分(例如，子电路)、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。外围电路104和外围电路108中的外围电路可使用CMOS技术，例如，所述CMOS技术可在任何合适的技术节点中用逻辑处理来实施。
图2示出了根据本公开内容的一些方面的包括外围电路的存储器设备200的示意性电路图。存储器设备200可包括存储器单元阵列201和耦接到存储器单元阵列201的外围电路202。3D存储器设备100可以是其中存储器单元阵列201、以及外围电路202的至少两个部分可包括在各种外围电路104和外围电路108中的存储器设备200的示例。
存储器单元阵列201可以是NAND闪速存储器单元阵列，其中存储器单元206以NAND存储串208的阵列的形式提供，每个NAND存储串在衬底(未示出)上方垂直延伸。在一些实施方式中，每个NAND存储串208包括串联耦接且垂直堆叠的多个存储器单元206。每个存储器单元206可保持连续模拟值，例如电压或电荷，它取决于在存储器单元206的区域内捕获的电子的数量。每个存储器单元206可以是包括浮栅晶体管的浮栅类型的存储器单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储器单元。
在一些实施方式中，每个存储器单元206是具有两个可能存储器状态且因此可存储一位数据的单级单元(single-level cell，SLC)。例如，第一存储器状态“0”可对应于第一电压范围，而第二存储器状态“1”可对应于第二电压范围。在一些实施方式中，每个存储器单元206是能够以多于四个存储器状态存储多于单个数据位的多级单元(multi-levelcell，MLC)。例如，MLC可每单元存储两位、每单元存储三位(也称为三级单元(triple-levelcell，TLC))、或每单元存储四位(也称为四级单元(quad-level cell，QLC))。每个MLC可被编程为采用可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可被编程为从擦除状态、通过将三个可能的标称存储值中的一个写入单元而采用三个可能的编程电平中的一个。第四标称存储值可用于擦除状态。
如图2中所示，每个NAND存储串208可包括在其源极端处的源极选择栅极(sourceselect gate，SSG)晶体管210和在其漏极端处的漏极选择栅极(drain select gate，DSG)晶体管212。SSG晶体管210和DSG晶体管212可被配置为在读取和编程操作期间启动选择的NAND存储串208(阵列的列)。在一些实施方式中，同一块204中的NAND存储串208的SSG晶体管210通过同一源极线(source line，SL)214(例如，公共SL)例如耦接到地。根据一些实施方式，每个NAND存储串208的DSG晶体管212耦接到相应位线216，可经由输出总线(未示出)从所述相应位线读取或编程数据。在一些实施方式中，每个NAND存储串208被配置为通过经由一条或多条DSG线213将选择电压(例如，高于DSG晶体管212的阈值电压)或非选择电压(例如，0V)施加到相应DSG晶体管212和/或通过经由一条或多条SSG线215将选择电压(例如，高于SSG晶体管210的阈值电压)或非选择电压(例如，0V)施加到相应SSG晶体管210而被选择或不被选择。
如图2中所示，NAND存储串208可被组织成多个块204，多个块204中的每一块可具有公共源极线214。在一些实施方式中，每个块204是用于擦除操作的基本数据单位，即，同时擦除同一块204上的所有存储器单元206。邻近NAND存储串208的存储器单元206可通过字线218耦接，所述字线208选择存储器单元206的哪一行受读取和编程操作影响。在一些实施方式中，每条字线218耦接到存储器单元206的页220，页220是用于编程和读取操作的基本数据单位。一页220的以位为单位的大小可与一块204中由字线218耦接的NAND存储串208的数量相对应。每条字线218可以包括在相应页220中的每个存储器单元206处的多个控制栅极(栅电极)、以及耦接控制栅极的栅极线。
图8示出了根据本公开内容的一些方面的3D存储器设备中的NAND存储串208的侧视图。如图8中所示，NAND存储串208可垂直延伸穿过半导体层805上方的存储器堆叠体804。存储器堆叠体804可以包括交错的栅极导电层806和电介质层808。存储器堆叠体804中的栅极导电层806和电介质层808的对的数量可以确定存储器单元阵列201中的存储器单元206的数量。栅极导电层806可以包括导电材料，该导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物、或其任何组合。在一些实施方式中，每个栅极导电层806包括金属层，例如钨层。在一些实施方式中，每个栅极导电层806包括掺杂的多晶硅层。每个栅极导电层806可包括围绕存储器单元的控制栅极、DSG晶体管212的栅极、或SSG晶体管210的栅极，且可横向延伸为在存储器堆叠体804的顶部处的DSG线213、在存储器堆叠体804的底部处的SSG线215、或在DSG线213与SSG线215之间的字线218。
如图8所示，NAND存储串208包括垂直延伸穿过存储器堆叠体804的沟道结构812。在一些实施方式中，沟道结构812包括填充有一个或多个半导体材料(例如，作为半导体沟道820)和一个或多个电介质材料(例如，作为存储器膜818)的沟道孔。在一些实施方式中，半导体沟道820包括硅，例如多晶硅。在一些实施方式中，存储器膜818是包括隧穿层826、存储层824(也称为“电荷捕获/存储层”)和阻挡层822的复合电介质层。沟道结构812可以具有圆柱形状(例如，柱形)。根据一些实施方式，半导体沟道820、隧穿层826、存储层824、阻挡层822以此顺序从柱的中心朝向外表面径向地布置。隧穿层826可包括氧化硅、氮氧化硅、或其任何组合。存储层824可包括氮化硅、氮氧化硅、硅、或其任何组合。阻挡层822可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质、或其任何组合。在一个示例中，存储器膜818可包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
如图8中所示，在一些实施方式中，半导体层805与NAND存储串208的源极端上的底部开放沟道结构812的半导体沟道820接触。可以去除沟道结构812的存储器膜818在源极端上的部分以暴露半导体沟道820以接触半导体层805。在一些实施方式中，掺杂半导体沟道820的在NAND存储串208的源极端上的部分，以形成与半导体层805接触的掺杂区域834。半导体层805可以包括半导体材料，例如多晶硅。在一些实施方式中，半导体层805包括N型掺杂多晶硅以实现GILD擦除操作。狭缝结构828可以垂直延伸穿过存储器堆叠体804并且与半导体层805接触。
参考图2，外围电路202可通过位线216、字线218、源极线214、SSG线215和DSG线213耦接到存储器单元阵列201。如上所述，外围电路202可包括任何合适的电路，以通过字线218、源极线214、SSG线215和DSG线213向每个目标存储器单元206施加并从每个目标存储器单元206感测通过位线216的电压信号和/或电流信号，而促进存储器单元阵列201的操作。外围电路202可包括使用CMOS技术形成的各种类型的外围电路。例如，图3示出了一些示例性外围电路202，包括页缓冲器304、列解码器/位线驱动器306、行解码器/字线驱动器308、电压发生器310、控制逻辑312、寄存器314、接口(I/F)316、和数据总线318。应理解，在一些示例中，也可包括附加的外围电路202。
页面缓冲器304可被配置为根据控制逻辑312的控制信号来缓冲从存储器单元阵列201读取或编程到存储器单元阵列201的数据。在一个示例中，页缓冲器304可以存储要编程到存储器单元阵列201的一页220中的一页编程数据(写入数据)。在另一示例中，页缓冲器304还执行编程验证操作，以确保数据已经被正确编程到耦接到选择的字线218的存储器单元206中。
行解码器/字线驱动器308可以被配置为由控制逻辑312、存储器单元阵列201的选择块204、以及选择块204的字线218来控制。行解码器/字线驱动器308可以进一步被配置为驱动存储器单元阵列201。例如，行解码器/字线驱动器308可以使用从电压发生器310生成的字线电压来驱动耦接到选择的字线218的存储器单元206。
列解码器/位线驱动器306可被配置为由控制逻辑312控制，且通过施加从电压发生器310生成的位线电压来选择一个或多个3D NAND存储串208。例如，列解码器/位线驱动器306可施加列信号，以用于从页缓冲器304选择将在读取操作中输出的N位数据的集合。
控制逻辑312可以耦接到每个外围电路202，并且被配置为控制外围电路202的操作。寄存器314可以耦接到控制逻辑312，并且包括用于存储用于控制每个外围电路202的操作的状态信息、命令操作码(OP码)和命令地址的状态寄存器、命令寄存器和地址寄存器。
接口316可耦接到控制逻辑312且被配置为将存储器单元阵列201与存储器控制器(未示出)接口连接。在一些实施方式中，接口316充当控制缓冲器，以将从存储器控制器和/或主机(未示出)接收的控制命令缓冲并中继到控制逻辑312，并将从控制逻辑312接收的状态信息缓冲并中继到存储器控制器和/或主机。接口316还可经由数据总线318耦接到页缓冲器304和列解码器/位线驱动器306，且充当I/O接口和数据缓冲器以将从存储器控制器和/或主机接收的编程数据缓冲并中继到页缓冲器304，且将来自页缓冲器304的读取数据缓冲并中继到存储器控制器和/或主机。在一些实施方式中，接口316和数据总线318是外围电路202的I/O电路的部分。
电压发生器310可被配置为由控制逻辑312控制且生成要提供到存储器单元阵列201的字线电压(例如，读取电压、编程电压、通过电压、局部电压和检验电压)和位线电压。在一些实施方式中，电压发生器310是电压源的一部分，所述电压源提供处于不同外围电路202的各种电平的电压，如下文详细描述的。与本公开内容的范围一致，在一些实施方式中，由电压发生器310提供到例如行解码器/字线驱动器308、列解码器/位线驱动器306和页缓冲器304的电压高于足以执行存储器操作的某些电平。例如，提供到页缓冲器304中的页缓冲器电路和/或控制逻辑312中的逻辑电路的电压可在1.3V与5V之间，例如3.3V，且提供到行解码器/字线驱动器308和/或列解码器/位线驱动器306中的驱动电路的电压可在5V与30V之间。
不同于逻辑设备(例如，微处理器)，存储器设备(例如，3D NAND闪速存储器)需要将宽范围的电压提供到不同存储器外围电路。例如，图4A示出了根据本公开内容的一些方面的提供有各种电压的外围电路的框图。在一些实施方式中，存储器设备(例如，存储器设备200)包括极低电压(low low voltage，LLV)源401、低电压(low voltage，LV)源403、和高电压(high voltage，HV)源405，其中的每一个被配置为提供处于相应电平(Vdd1、Vdd2或Vdd3)的电压。例如，Vdd3＞Vdd2＞Vdd1。每个电压源401、403或405可以从外部电源(例如，电池)接收处于适当电平的电压输入。每个电压源401、403或405还可包括电压转换器和/或电压调节器，以将外部电压输入转换为相应电平(Vdd1、Vdd2或Vdd3)且维持电压处于相应电平(Vdd1、Vdd2或Vdd3)并通过对应的电力轨输出处于相应电平(Vdd1、Vdd2或Vdd3)的电压。在一些实施方式中，存储器设备200的电压发生器310是电压源401、403和405的部分。
在一些实施方式中，LLV源401被配置为提供低于1.3V的电压，诸如在0.9V与1.2V之间(例如，0.9V、0.95V、1V、1.05V、1.1V、1.15V、1.2V、由这些值中的任何一个值作为下限界定的任何范围、或在由这些值中的任何两个值限定的任何范围中)。在一个示例中，电压为1.2V。在一些实施方式中，LV源403被配置为提供1.3V与3.3V之间的电压(例如，1.3V、1.4V、1.5V、1.6V、1.7V、1.8V、1.9V、2V、2.1V、2.2V、2.3V、2.4V、2.5V、2.6V、2.7V、2.8V、2.9V、3V、3.1V、3.2V、3.3V、由这些值中的任何一个值作为下限界定的任何范围、或在由这些值中的任何两个值限定的任何范围中)。在一个示例中，电压为3.3V。在一些实施方式中，HV源405被配置为提供大于3.3V的电压，诸如在5V与30V之间(例如，5V、6V、7V、8V、9V、10V、11V、12V、13V、14V、15V、16V、17V、18V、19V、20V、21V、22V、23V、24V、25V、26V、27V、28V、29V、30V、由这些值中的任何一个值作为下限界定的任何范围、或在由这些值中的任何两个值限定的任何范围中)。应当理解，上面关于HV源405、LV源403和LLV源401描述的电压范围是为了说明性目的而非限制性的，并且HV源405、LV源403和LLV源401可以提供任何其他合适的电压范围。
基于它们合适的电压电平(Vdd1、Vdd2或Vdd3)，存储器外围电路(例如，外围电路202)可以被分类为LLV电路402、LV电路404和HV电路406，它们可以分别耦接到LLV源401、LV源403和HV源405。在一些实施方式中，HV电路406包括一个或多个驱动电路，所述一个或多个驱动电路通过字线、位线、SSG线、DSG线、源极线等耦接到存储器单元阵列(例如，存储器单元阵列201)，且被配置为在执行存储器操作(例如，读取、编程或擦除)时通过将处于合适电平的电压施加到字线、位线、SSG线、DSG线、源极线等来驱动存储器单元阵列。在一个示例中，HV电路406可包括字线驱动电路(例如，在行解码器/字线驱动器308中)，所述字线驱动电路耦接到字线且在编程操作期间将在例如5V至30V范围内的编程电压(Vprog)或通过电压(Vpass)施加到字线。在另一示例中，HV电路406可包括位线驱动电路(例如，在列解码器/位线驱动器306中)，所述位线驱动电路耦接到位线且在擦除操作期间将在例如5V至30V范围内的擦除电压(Veras)施加到位线。在一些实施方式中，LV电路404包括页缓冲器电路(例如，在页缓冲器304的锁存器中)，且被配置为缓冲从存储器单元阵列读取或编程到存储器单元阵列的数据。例如，可以由LV源403向页缓冲器提供例如3.3V的电压。LV电路404还可以包括逻辑电路(例如，在控制逻辑312中)。在一些实施方式中，LLV电路402包括被配置为将存储器单元阵列与存储器控制器接口连接的I/O电路(例如，在接口316和/或数据总线318中)。例如，可以由LLV源401向I/O电路提供例如1.2V的电压。
如上所述，为了减少存储器外围电路所占用的总面积，可基于不同的性能要求(例如，所施加的电压)而在不同平面中分别形成外围电路202。例如，图4B示出了根据本公开内容的一些方面的提供有布置在分离的半导体结构中的各种电压的外围电路的示意图。在一些实施方式中，由于LLV电路402和HV电路406的显著电压差异以及所导致的设备尺寸的差异，例如不同的半导体层(例如，衬底或减薄的衬底)厚度和不同的栅极电介质厚度，它们例如分别被分离在半导体结构408和410中。在一个示例中，其中在半导体结构410中形成HV电路406的半导体层(例如，衬底或减薄的衬底)的厚度可以大于其中在半导体结构408中形成LLV电路402的半导体层(例如，衬底或减薄的衬底)的厚度。在另一个示例中，形成HV电路406的晶体管的栅极电介质的厚度可以大于形成LLV电路402的晶体管的栅极电介质的厚度。例如，厚度差可以为至少5倍。可以理解，可以在衬底或半导体层(例如，图1中)的相反侧上形成不同平面中的LLV电路402和HV电路406。
LV电路404可以形成在半导体结构408或410中，或者形成在另一个半导体中，即，与LLV电路402或HV电路406在同一平面中，或者与LLV电路402和HV电路406在不同平面中。如图4B所示，在一些实施方式中，LV电路404中的一些形成在半导体结构408中，即，与LLV电路402在同一平面中，而LV电路404中的一些形成在半导体结构410中，即，与HV电路406在同一平面中。即，LV电路404也可以被分离到不同的平面。例如，当相同的电压被施加到不同的半导体结构408和410中的LV电路404时，形成半导体结构408中的LV电路404的晶体管的栅极电介质的厚度可以与形成半导体结构410中的LV电路404的晶体管的栅极电介质的厚度相同。在一些实施方式中，将相同的电压施加到半导体结构408中的LV电路404和半导体结构410中的LV电路404，使得施加到半导体结构410中的HV电路406的电压高于施加到半导体结构408或410中的LV电路404的电压，该施加到半导体结构408或410中的LV电路404的电压又高于施加到半导体结构408中的LLV电路402的电压。而且，根据一些实施方式，由于施加到LV电路404的电压在施加到HV电路406和LLV电路402的电压之间，所以形成LV电路404的晶体管的栅极电介质的厚度在形成HV电路406的晶体管的栅极电介质的厚度和形成LLV电路402的晶体管的栅极电介质的厚度之间。例如，形成LV电路404的晶体管的栅极电介质厚度可以大于形成LLV电路402的晶体管的栅极电介质厚度，但是小于形成HV电路406的晶体管的栅极电介质厚度。
基于不同的性能要求(例如，与不同的所施加电压相关联)，外围电路202可以被分离到不同平面中的至少两个堆叠的半导体结构408和410中。在一些实施方式中，接口316和/或数据总线318中的I/O电路(作为LLV电路402)和控制逻辑312中的逻辑电路(作为LV电路的一部分)被设置在半导体结构408中，而页缓冲器304中的页缓冲器电路、以及行解码器/字线驱动器308和列解码器/位线驱动器306中的驱动电路被设置在半导体结构410中。例如，图7示出了根据本公开内容的一些方面的字线驱动器308和页缓冲器304的电路图。
在一些实施方式中，页缓冲器304包括多个页缓冲器电路702，每个页缓冲器电路702经由相应的位线216耦接到一个NAND存储串208。即，存储器设备200可以包括分别耦接到NAND存储串208的位线216，并且页缓冲器304可以包括分别耦接到位线216和NAND存储串208的页缓冲器电路702。每个页缓冲器电路702可以包括一个或多个锁存器、开关、电源、节点(例如，数据节点和I/O节点)、电流镜、验证逻辑、感测电路等。在一些实施方式中，每个页缓冲器电路702被配置为在读取操作时存储与从相应的位线216接收的读取数据相对应的感测数据，并且输出所存储的感测数据；每个页缓冲器电路702还被配置为在编程操作时存储编程数据，并且将所存储的编程数据输出到相应的位线216。
在一些实施方式中，字线驱动器308包括分别耦接到字线218的多个串驱动器704(又称驱动电路)。字线驱动器308还可以包括分别耦接到串驱动器704的多条局部字线706(local word line，LWL)。每个串驱动器704可包括耦接到解码器(未示出)的栅极、耦接到相应的局部字线706的源极/漏极、以及耦接到相应的字线218的另一源极/漏极。在一些存储器操作中，解码器可以例如通过向每条局部字线706施加大于串驱动器704的阈值电压的电压信号、以及电压(例如，编程电压、通过电压或擦除电压)来选择某些串驱动器704，使得电压由每个选择的串驱动器704施加到相应的字线218。相反，解码器还可以例如通过施加小于串驱动器704的阈值电压的电压信号来不选择某些串驱动器704，使得每个未选择的串驱动器704在存储器操作期间浮置相应的字线218。
在一些实施方式中，页缓冲器电路702包括LV电路404的设置在半导体结构408和/或410中的部分。在一个示例中，由于页缓冲器电路702的数量随着位数的数量增加而增加，这对于具有大量存储器单元的存储器设备可能占用大的面积，所以页缓冲器电路702可以被分开到半导体结构408和410中。在一些实施方式中，串驱动器704包括HV电路406的设置在半导体结构410中的部分。
与本公开内容的范围一致，每个外围电路202可以包括多个晶体管作为其基本构建单元。晶体管可以是2D(2D晶体管，又称平面晶体管)或3D(3D晶体管)形式的金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect-transistor，MOSFET)。例如，图5A和图5B分别示出了根据本公开内容的一些方面的平面晶体管500的透视图和侧视图，并且图6A和图6B分别示出了根据本公开内容的一些方面的3D晶体管600的透视图和侧视图。图5B示出了图5A中的平面晶体管500在BB平面中的截面的侧视图，并且图6B示出了图6A中的3D晶体管600在BB平面中的截面的侧视图。
如图5A和图5B所示，平面晶体管500可以是衬底502上的MOSFET，该衬底502可以包括硅(例如，单晶硅、c-Si)、SiGe、GaAs、Ge、绝缘体上硅(silicon-on-insulator，SOI)、或任何其他合适的材料。可以在衬底502中以及在相邻的平面晶体管500之间形成诸如浅沟槽隔离(STI)的沟槽隔离503，以减少电流泄漏。沟槽隔离503可以包括任何合适的电介质材料，诸如氧化硅、氮化硅、氮氧化硅、或高介电常数(高k)电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，高k电介质材料包括具有高于氮化硅的介电常数或k值的介电常数或k值(k>7)的任何电介质。在一些实施方式中，沟槽隔离503包括氧化硅。
如图5A和图5B所示，平面晶体管500还可以包括衬底502上的栅极结构508。在一些实施方式中，栅极结构508在衬底502的顶表面上。如图5B所示，栅极结构508可以包括在衬底502上的，即在衬底502的顶表面上方并与该顶表面接触的栅极电介质507。栅极结构508还可以包括在栅极电介质507上的，即在栅极电介质507上方并与栅极电介质507接触的栅电极509。栅极电介质507可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅、或高k电介质。在一些实施方式中，栅极电介质507包括氧化硅，即，栅极氧化物。栅电极509可以包括任何合适的导电材料，例如多晶硅、金属(例如W、Cu、Al等)、金属化合物(例如TiN、TaN等)、或硅化物。在一些实施方式中，栅电极509包括掺杂的多晶硅，即，栅极多晶硅。
如图5A所示，平面晶体管500还可以包括衬底502中的一对源极和漏极506。源极和漏极506可以掺杂有任何合适的P型掺杂剂，例如硼(B)或镓(Ga)，或者任何合适的N型掺杂剂，例如磷(P)或砷(As)。在平面图中，源极和漏极506可以被栅极结构508分开。换言之，根据一些实施方式，在平面图中，栅极结构508形成在源极与漏极506之间。当施加到栅极结构508的栅电极509的栅极电压高于平面晶体管500的阈值电压时，可以在栅极结构508下方、在源极和漏极506之间横向形成衬底502中的平面晶体管500的沟道。如图5A和图5B所示，栅极结构508可以在衬底502的其中可以形成沟道的部分(有源区)的顶表面上方并与该顶表面接触。即，根据一些实施方式，栅极结构508仅与有源区的一侧接触，即，在衬底502的顶表面的平面中。应当理解，尽管在图5A和图5B中未示出，但是平面晶体管500可以包括附加的部件，例如阱和间隔物。
如图6A和图6B所示，3D晶体管600可以是衬底602上的MOSFET，衬底602可以包括硅(例如，单晶硅、c-Si)、SiGe、GaAs、Ge、绝缘体上硅SOI、或任何其他合适的材料。在一些实施方式中，衬底602包括单晶硅。可以在衬底602中以及在相邻3D晶体管600之间形成诸如STI的沟槽隔离603，以减少电流泄漏。沟槽隔离603可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅、或高k电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，沟槽隔离603包括氧化硅。
如图6A和图6B所示，与平面晶体管500不同，3D晶体管600还可以包括在衬底602上方的3D半导体主体604。即，在一些实施方式中，3D半导体主体604至少部分地在衬底602的顶表面上方延伸，以不仅暴露3D半导体主体604的顶表面，还暴露两个侧表面。如图6A和图6B所示，例如，3D半导体主体604可以是3D结构，其也被称为“鳍状物”，以暴露其三个侧面。根据一些实施方式，3D半导体主体604从衬底602形成，并因此具有与衬底602相同的半导体材料。在一些实施方式中，3D半导体主体604包括单晶硅。由于沟道可以形成在3D半导体主体604中，与衬底602相对，所以3D半导体主体604可以被视为3D晶体管600的有源区。
如图6A和图6B所示，3D晶体管600还可以包括在衬底602上的栅极结构608。与其中栅极结构508仅与有源区的一侧接触(即，在衬底502的顶表面的平面中)的平面晶体管500不同，3D晶体管600的栅极结构608可以与有源区的多个侧面接触，即，在3D半导体主体604的顶表面和侧表面的多个平面中。换言之，3D晶体管600的有源区(即，3D半导体主体604)可以至少部分地被栅极结构608围绕。
栅极结构608可以包括在3D半导体主体604之上、例如与3D半导体主体604的顶表面和两个侧表面接触的栅极电介质607。栅极结构608还可以包括在栅极电介质607之上并与栅极电介质607接触的栅电极609。栅极电介质607可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅、或高k电介质。在一些实施方式中，栅极电介质607包括氧化硅，即，栅极氧化物。栅电极609可以包括任何合适的导电材料，例如多晶硅、金属(例如W、Cu、Al等)、金属化合物(例如TiN、TaN等)、或硅化物。在一些实施方式中，栅电极609包括掺杂的多晶硅，即，栅极多晶硅。
如图6A所示，3D晶体管600还可以包括3D半导体主体604中的一对源极和漏极606。源极和漏极606可以掺杂有任何合适的P型掺杂剂(例如B或Ga)，或者掺杂有任何合适的N型掺杂剂(例如P或Ar)。在平面图中，源极和漏极606可以被栅极结构608分开。换言之，根据一些实施方式，在平面图中，栅极结构608形成在源极和漏极606之间。结果，当施加到栅极结构608的栅电极609的栅极电压高于3D晶体管600的阈值电压时，可以在由栅极结构608围绕的源极和漏极606之间横向地形成3D半导体主体604中的3D晶体管600的多个沟道。与其中仅可以在衬底502的顶表面上形成单个沟道的平面晶体管500不同，可以在3D晶体管600中的3D半导体主体604的顶表面和侧表面上形成多个沟道。在一些实施方式中，3D晶体管600包括多栅极晶体管。应当理解，尽管在图6A和图6B中未示出，但是3D晶体管600可以包括附加部件，诸如阱、间隔物、以及在源极和漏极606处的应力源(又称应变元件)。
还应当理解，图6A和图6B示出了可以在存储器外围电路中使用的3D晶体管的一个示例，并且任何其他合适的3D多栅晶体管也可以在存储器外围电路中使用，包括例如全环栅(gate all around，GAA)无硅(silicon on nothing，SON)晶体管、多独立栅FET(MIGET)、三栅FET、Π-栅FET、以及Ω-FET、四栅FET、圆柱形FET、或多桥/堆叠纳米线FET。
不管平面晶体管500或3D晶体管600如何，存储器外围电路的每个晶体管可包括具有厚度T(栅极电介质厚度，例如，图5B和图6B中所示)的栅极电介质(例如，栅极电介质507和607)。晶体管的栅极电介质厚度T可以被设计为适应施加到晶体管的电压。例如，参考图4A和图4B，HV电路406(例如，诸如串驱动器704的驱动电路)中的晶体管的栅极电介质厚度可以大于LV电路404(例如，页缓冲器电路702、或控制逻辑312中的逻辑电路)中的晶体管的栅极电介质厚度，该LV电路404中的晶体管的栅极电介质厚度又可以大于LLV电路402(例如，接口316和数据总线318中的I/O电路)中的晶体管的栅极电介质厚度。在一些实施方式中，HV电路406中的晶体管的栅极电介质厚度与LLV电路402中的晶体管的电介质厚度之间的差至少为5倍，例如在5倍与50倍之间。例如，HV电路406中的晶体管的栅极电介质厚度可以大于LLV电路402中的晶体管的栅极电介质厚度的至少5倍。
在一些实施方式中，LLV电路402中的晶体管的电介质厚度在2nm与4nm之间(例如，2nm、2.1nm、2.2nm、2.3nm、2.4nm、2.5nm、2.6nm、2.7nm、2.8nm、2.9nm、3nm、3.1nm、3.2nm、3.3nm、3.4nm、3.5nm、3.6nm、3.7nm、3.8nm、3.9nm、4nm、由这些值中的任何一个值作为下限界定的任何范围、或在由这些值中的任何两个值限定的任何范围中)。应当理解，厚度可以与施加到LLV电路402的LLV电压范围相称，如上文详细描述的，例如低于1.3V(例如，1.2V)。在一些实施方式中，LV电路404中的晶体管的电介质厚度在4nm与10nm之间(例如，4nm、4.5nm、5nm、5.5nm、6nm、6.5nm、7nm、7.5nm、8nm、8.5nm、9nm、9.5nm、10nm、由这些值中的任何一个值作为下限界定的任何范围、或在由这些值中的任何两个值限定的任何范围中)。应当理解，厚度可以与施加到LV电路404的LV电压范围相称，如上文详细描述的，例如在1.3V与3.3V之间(例如，3.3V)。在一些实施方式中，HV电路406中的晶体管的电介质厚度在20nm与100nm之间(例如，20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm、29nm、30nm、31nm、32nm、33nm、34nm、35nm、36nm、37nm、38nm、39nm、40nm、45nm、50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm、由这些值中的任何一个值作为下限界定的任何范围、或在由这些值中的任何两个值限定的任何范围中)。应当理解，厚度可以与施加到HV电路406的HV电压范围相称，如上文详细描述的，例如大于3.3V(例如，在5V与30V之间)。
图9A和图9B示出了根据本公开内容的各个方面的具有不同焊盘引出结构的3D存储器设备900和901的截面的示意图。3D存储器设备900和901可以是图1中的3D存储器设备100的示例，其中存储器单元阵列106形成在外围电路104上方，且外围电路104和外围电路108形成在衬底102的两侧上。在一些实施方式中，存储器单元阵列106可以包括NAND存储串阵列(例如，本文公开的NAND存储串208)，并且NAND存储串阵列的源极可以与半导体层805接触(例如，如图8中所示)。半导体层805形成在存储器单元阵列106和外围电路104之间，并且可以包括半导体材料，例如多晶硅(例如，沉积层)，这例如取决于NAND存储串的沟道结构的类型(例如，底部开放沟道结构812)。
在一些实施方式中，衬底102可包括两个相反侧，例如上侧和底侧，并且外围电路104形成在衬底102的上侧上，并且外围电路108形成在衬底102的底侧上。即，外围电路的第一部分的晶体管(例如，平面晶体管500和3D晶体管600)和外围电路的第二部分的晶体管(例如，平面晶体管500和3D晶体管600)可以与衬底102的相反侧接触。因此，根据一些实施方式，外围电路的两个分离部分的晶体管在跨越衬底102的不同平面中彼此上下形成。
在一些实施方式中，由于对于晶体管的性能来说期望的单晶硅的优越载流子迁移率，其上形成晶体管的衬底102可包括单晶硅，但不包括多晶硅。穿过衬底102的贯穿触点(例如，层间过孔(interlayer via，ILV)/穿衬底过孔(through substate via，TSV))可在衬底102的相反侧上的外围电路的两个部分(外围电路104和外围电路108)之间形成直接、短距离(例如，亚微米级)电连接。在一些实施方式中，不利用键合操作组合存储器单元阵列106和外围电路104。替代地，半导体层805(例如多晶硅材料)可以形成在外围电路104上，并且存储器单元阵列106形成在半导体层805上。下面将详细描述制造过程。
此外，如图9A和图9B所示，3D存储器设备900或901还可以包括用于焊盘引出目的的焊盘引出互连层902，即，使用其上可焊接键合线的接触焊盘与外部设备互连。在图9A中所示的一个示例中，外围电路108可包括焊盘引出互连层902。在该示例中，3D存储器设备900可以从外围电路侧焊盘引出，以减小接触焊盘和外围电路之间的互连距离，从而减小来自互连的寄生电容并且改善3D存储器设备900的电性能。在图9B所示的另一示例中，存储器单元阵列106可以包括焊盘引出互连层902。
图10A和图10B示出了根据本公开内容的各个方面的图9A和图9B中的3D存储器设备900和901的各种示例的侧视图。如图10A所示，作为图9A中的3D存储器设备900的一个示例，根据一些实施方式，3D存储器设备1000是包括衬底102、外围电路104、存储器单元阵列106和外围电路108的半导体结构，该衬底102、外围电路104、存储器单元阵列106和外围电路108在垂直方向(例如，图10A中的y方向)上在不同平面中彼此上下形成。
在一些实施方式中，衬底102是具有单晶硅的硅衬底。诸如晶体管的设备可以形成在衬底102的两侧上。在一些实施方式中，衬底102的厚度在1μm与10μm之间。外围电路108在衬底102的第一侧(例如，在图10A中朝向负y方向)下方且与第一侧接触。
在一些实施方式中，外围电路108可包括设备电路1004和设备电路1006。设备电路1004可以包括LLV电路402，例如I/O电路(例如，在接口316和数据总线318中)，并且设备电路1006可以包括LV电路404，例如页缓冲器电路(例如，在页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑312中)。在一些实施方式中，设备电路1004包括与衬底102的第一侧接触的多个晶体管，并且设备电路1006包括与衬底102的第一侧接触的多个晶体管。晶体管可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如上文关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管包括栅极电介质，并且由于施加到LLV晶体管的较低电压，LLV晶体管(例如，在LLV电路402中)的栅极电介质的厚度小于LV晶体管(例如，在LV电路404中)的栅极电介质的厚度。沟槽隔离(例如STI)和掺杂区(例如，晶体管的阱、源极和漏极)也可以形成在衬底102的第一侧上。
在一些实施方式中，外围电路108还包括在设备电路1004和设备电路1006下方的互连层1012，以向和从外围电路108传送电信号。如图10A所示，设备电路1004和设备电路1006可以垂直地设置在衬底102和互连层1012之间。互连层1012可以包括多个互连。互连层1012中的互连可以耦接到设备电路1004和设备电路1006的晶体管。互连层1012还可以包括其中可形成横向线和过孔的一个或多个层间电介质(interlayer dielectric，ILD)层。即，互连层1012可以包括多个ILD层中的横向线和过孔。在一些实施方式中，外围电路108中的设备通过互连层1012中的互连彼此耦接。例如，设备电路1004可以通过互连层1012耦接到设备电路1006。互连层1012中的互连可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。互连层1012中的ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。
在一些实施方式中，互连层1012中的互连包括Cu，Cu在导电金属材料中具有相对低的电阻率(更好的电性能)。如下面关于制造过程所描述的，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于互连层1012的制造可以在形成外围电路104、外围电路108和存储器单元阵列106的高温工艺之后进行，所以具有Cu的互连层1012的互连可以变得可行。
在一些实施方式中，外围电路104可形成在衬底102的与第一侧相反的第二侧(例如，在图10A中朝向正y方向)上且与第二侧接触。外围电路104和外围电路108因此可在垂直方向上设置在不同平面中，即，在衬底102的相反侧上彼此上下形成。
在一些实施方式中，外围电路104可包括设备电路1008和设备电路1010。设备电路1008可包括HV电路，例如驱动电路(例如，行解码器/字线驱动器308中的串驱动器704和列解码器/位线驱动器306中的驱动器)，并且设备电路1010可包括LV电路，例如页缓冲器电路(例如，在页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑312中)。在一些实施方式中，设备电路1008包括多个晶体管，并且设备电路1010也包括多个晶体管。晶体管可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如上文关于晶体管500和600所详细描述的，在一些实施方式中，每个晶体管包括栅极电介质，并且由于施加到HV晶体管的较高电压，HV晶体管(例如，在HV电路406中)的栅极电介质的厚度大于LV晶体管(例如，在LV电路404中)的栅极电介质的厚度。在一些实施方式中，由于施加到HV晶体管的电压高于LLV晶体管，所以HV晶体管(例如，在HV电路406中)的栅极电介质的厚度大于LLV晶体管(例如，在LLV电路402中)的栅极电介质的厚度。沟槽隔离(例如，STI)和掺杂区(例如，晶体管的阱、源极和漏极)也可以形成在衬底102的第二侧上。
如图10A中所示，外围电路104还可以包括设备电路1008和设备电路1010上的互连层1014，以向和从设备电路1008和设备电路1010传送电信号。如图10A中所示，互连层1014可垂直地位于半导体层805与外围电路104之间。互连层1014可以包括耦接到设备电路1008和设备电路1010的晶体管的多个互连。互连层1014还可以包括其中可形成互连的一个或多个ILD层。即，互连层1014可以包括多个ILD层中的横向线和过孔。在一些实施方式中，设备电路1008和设备电路1010中的设备通过互连层1014中的互连彼此耦接。例如，设备电路1008可以通过互连层1014耦接到设备电路1010。互连层1014中的互连可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。互连层1014中的ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。在一些实施方式中，互连层1014中的互连包括W，W在导电金属材料中具有相对高的热预算(与高温工艺兼容)和良好质量(较少的缺陷，例如空隙)。
如图10A中所示，3D存储器设备1000还可以包括垂直延伸穿过衬底102的一个或多个触点1016。在一些实施方式中，触点1016将互连层1012中的互连耦接到互连层1014中的互连，以在衬底102的相反侧之间形成电连接。触点1016可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。在一些实施方式中，触点1016包括由电介质分隔物(例如，具有氧化硅)围绕的过孔，以将过孔与衬底102电隔离。取决于衬底102的厚度，触点1016可以是具有亚微米级(例如，10nm与1μm之间)深度的层间过孔(ILV)，或者是具有微米级或数十微米级(例如，1μm与100μm之间)深度的穿硅过孔(TSV)。
如图10A所示，半导体层805形成在互连层1014上，并且存储器单元阵列106形成在半导体层805上。在一些实施方式中，半导体层805形成在ILD层之上。在一些实施方式中，半导体层805可包括多晶硅材料。在一些实施方式中，半导体层805可包括掺杂的多晶硅、掺杂的非晶硅、和/或掺杂的单晶硅，且可通过任何合适的沉积方法形成，例如，化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、或其任何组合。
存储器单元阵列106(例如，NAND存储串阵列)和触点1018形成在半导体层805上。在一些实施方式中，每个NAND存储串垂直延伸穿过各自包括导电层和电介质层的多个对。堆叠和交错的导电层和电介质层在本文中也称为堆叠结构，例如，存储器堆叠体。存储器堆叠体可以是图8中的存储器堆叠体804的示例，并且存储器堆叠体中的导电层和电介质层可以分别是存储器堆叠体804中的栅极导电层806和电介质层808的示例。根据一些实施方式，存储器堆叠体中的交错导电层和电介质层在垂直方向上交替。每个导电层可以包括由粘合层和栅极电介质层围绕的栅电极(栅极线)。导电层的栅电极可以作为字线横向延伸，终止于存储器堆叠体的一个或多个阶梯结构。在一些实施方式中，每个NAND存储串是“电荷捕获”类型的NAND存储串，该NAND存储串包括本文所公开的任何合适的沟道结构，例如上文相对于图8详细描述的底部开放沟道结构812。
如图10A所示，3D存储器设备1000还可以包括用于焊盘引出目的的焊盘引出互连层902，即，使用其上可以焊接键合线的接触焊盘与外部设备互连。焊盘引出互连层902可以在互连层1012下方并与互连层1012接触。焊盘引出互连层902可以包括在一个或多个ILD层中的互连，例如接触焊盘。焊盘引出互连层902和互连层1012可以形成在3D存储器设备1000的同一侧上。在一些实施方式中，例如用于焊盘引出目的，焊盘引出互连层902中的互连可以在3D存储器设备1000和外部设备之间传送电信号。
如图10A中所示，3D存储器设备1000可包括存储器单元阵列106上的载体衬底1002。在一些实施方式中，可在形成存储器单元阵列106之后将载体衬底1002键合在存储器单元阵列106上。当将3D存储器设备1000翻转以执行外围电路108和焊盘引出互连层902的制造工艺时，载体衬底1002可以提供对3D存储器设备1000的支撑。
因此，在衬底102的不同侧上的设备电路1004、设备电路1006、设备电路1008和设备电路1010可以通过各种互连结构耦接到存储器单元阵列106中的NAND存储串，所述各种互连结构包括互连层1012和1014、以及触点1016和1018。此外，设备电路1004、设备电路1006、设备电路1008、设备电路1010和存储器单元阵列106可以通过焊盘引出互连层902进一步耦接到外部设备。
应当理解，3D存储器设备的焊盘引出不限于来自如图10A(对应于图9A)中所示的外围电路108，并且可来自存储器单元阵列106(对应于图9B)。例如，如图10B所示，3D存储器设备1001可以包括在存储器单元阵列106上方的焊盘引出互连层904。
图11-16示出了根据本公开内容的一些方面的用于形成图10A中的3D存储器设备的制造过程。图17示出了根据本公开内容的一些方面的用于形成图11-16中的3D存储器设备的方法1700的流程图。为了更好地描述本公开内容的目的，将一起描述图11-16中的3D存储器设备1000的截面和图17中的方法1700。应当理解，方法1700中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图11-16和图17所示的不同顺序来执行。
如图11、以及图17中的操作1702所示，在衬底102的第一侧上形成外围电路104。在一些实施方式中，在衬底102的第一侧上形成多个晶体管。衬底102可以是具有单晶硅的硅衬底。在衬底102的一侧上形成晶体管(设备电路1008和设备电路1010)。晶体管可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、化学机械抛光(chemical mechanical polishing，CMP)、和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在衬底102中形成掺杂区，该掺杂区例如充当晶体管的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在衬底102中形成隔离区(例如STI)。在一些实施方式中，例如，通过在设备电路1008的区域中沉积比在设备电路1010的区域中更厚的氧化硅膜，或者通过回蚀沉积在设备电路1010的区域中的氧化硅膜的一部分，设备电路1008的晶体管的栅极电介质的厚度可以不同于设备电路1010的晶体管的栅极电介质的厚度。应当理解，制造晶体管的细节可取决于晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，并因此为便于描述而不详细阐述。
在一些实施方式中，在衬底102上的晶体管上方形成互连层1014。互连层1014可包括在一个或多个ILD层中的多个互连。互连层1014可包括多个ILD层中的中段制程(middle-end-of-line，MEOL)互连和/或后段制程(back-end-of-line，BEOL)互连的互连，以与晶体管进行电连接。
在一些实施方式中，互连层1014包括多个ILD层以及在多个工艺中形成在其中的互连。例如，互连层1014中的互连可以包括通过一个或多个薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻、或任何其他合适的工艺。ILD层可以包括通过一个或多个薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。在一些实施方式中，互连层1014中的互连包括W，W在导电金属材料中具有相对高的热预算以经受稍后的高温工艺。
如图12、以及图17中的操作1704所示，在互连层1014之上形成半导体层805。在一些实施方式中，可通过使用薄膜沉积工艺(例如LPCVD、PECVD、ALD、或任何其他合适的工艺)来形成多晶硅层。
如图12、以及图17中的操作1706所示，在半导体层805上形成存储器单元阵列106。在一些实施方式中，在半导体层805上形成堆叠结构，例如包括交错的导电层和电介质层的存储器堆叠体。为了形成存储器堆叠体，在一些实施方式中，在半导体层805上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可通过一个或多个薄膜沉积工艺形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。然后，可以通过栅极替换工艺形成存储器堆叠体，例如，使用对电介质层选择性的牺牲层的湿法/干法蚀刻并且用导电层填充所得到的凹槽来用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，存储器堆叠体可通过交替地沉积导电层(例如，掺杂的多晶硅层)和电介质层(例如，氧化硅层)而形成，而无需栅极替换工艺。
在半导体层805上方形成NAND存储串，NAND存储串中的每一个垂直地延伸穿过存储器堆叠体以与半导体层805接触。在一些实施方式中，形成NAND存储串的制造工艺包括使用干法蚀刻/或湿法蚀刻(例如，DRIE)形成穿过存储器堆叠体(或电介质堆叠体)且进入半导体层805中的沟道孔，随后使用薄膜沉积工艺(例如，ALD、CVD、PVD、或其任何组合)用多个层(例如，存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层)填充沟道孔。应当理解，制造NAND存储串的细节可以取决于NAND存储串的沟道结构的类型(例如，图8中的底部开放沟道结构812)而变化，并因此为便于描述而不详细阐述。
在一些实施方式中，在NAND存储串阵列上方形成互连层。互连层可包括在一个或多个ILD层中的多个互连。互连层可以包括多个ILD层中的MEOL和/或BEOL的互连，以与NAND存储串进行电连接。在一些实施方式中，互连层包括多个ILD层以及在多个工艺中形成在其中的互连。例如，互连层中的互连可以包括通过一个或多个薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻、或任何其他合适的工艺。ILD层可以包括通过一个或多个薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。
如图13所示，在形成存储器单元阵列106之后，可以将载体衬底1002键合在存储器单元阵列106上。在随后的操作中，当将3D存储器设备1000翻转以执行外围电路108和焊盘引出互连层902的制造工艺时，载体衬底1002可以提供对3D存储器设备1000的支撑。然后，如图14所示，将3D存储器设备1000翻转。在一些实施方式中，可对衬底102的第二侧执行减薄工艺以将衬底102减薄到所需厚度。第二侧与衬底102的其上形成有外围电路104的第一侧相反。在一些实施方式中，衬底102可通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺、或其任何组合的工艺来减薄。
如图15、以及图17中的操作1708所示，在衬底102的与第一侧相反的第二侧上形成外围电路108。在一些实施方式中，在衬底102的第二侧上形成多个晶体管。在衬底102的第二侧上形成晶体管(设备电路1004和设备电路1006)。晶体管可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP、和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在衬底102的第二侧上形成掺杂区，掺杂区例如充当晶体管的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在衬底102的第二侧上形成隔离区(例如，STI)。在一些实施方式中，例如，通过在设备电路1004的区域中沉积比在设备电路1006的区域中更厚的氧化硅膜，或者通过回蚀沉积在设备电路1006的区域中的氧化硅膜的一部分，设备电路1004的晶体管的栅极电介质的厚度可以不同于设备电路1006的晶体管的栅极电介质的厚度。应当理解，制造晶体管的细节可取决于晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，并因此为便于描述而不详细阐述。
在一些实施方式中，在晶体管上方形成互连层1012。互连层1012可以包括一个或多个ILD层中的多个互连。互连层1012可以包括多个ILD层中的MEOL和/或BEOL的互连，以与设备电路1004和设备电路1006进行电连接。在一些实施方式中，互连层1012包括多个ILD层以及在多个工艺中形成在其中的互连。例如，互连层1012中的互连可以包括通过一个或多个薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一个或多个薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
不同于互连层1014，在一些实施方式中，互连层1012中的互连包括Cu，Cu在导电金属材料中具有相对低的电阻率。可以理解，尽管Cu具有相对低的热预算(与高温工艺不兼容)，但是由于在制造互连层1012之后不再有高温工艺，因此使用Cu作为互连层1012中的互连的导电材料可以变得可行。
在一些实施方式中，形成穿过减薄衬底的触点。如图15所示，形成各自垂直延伸穿过衬底102的一个或多个触点1016。触点1016可以耦接互连层1012中的互连和互连层1014中的互连。触点1016可通过使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过衬底102的接触孔来形成。接触孔可以用导体(例如，W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
如图16所示，可以在互连层1012上方形成焊盘引出互连层902。焊盘引出互连层902可以包括形成在一个或多个ILD层中的互连，例如，接触焊盘。接触焊盘可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物、或其任何组合。ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。
通过上述操作形成3D存储器设备1000，可以在衬底的第一侧上形成存储器外围电路的第一层，且可以在衬底的同一侧上的存储器外围电路上形成存储器单元阵列。接着，可将衬底翻转并减薄，且可在衬底的与第一侧相反的第二侧上形成存储器外围电路的第二层。因此，存储器外围电路的制造尺寸可在一个衬底上加倍，以减少芯片尺寸和制造成本。此外，存储器外围电路的第二层可以是提供有相对低电压(例如，低于1.3V)的低电压存储器外围电路，且可在制造存储器单元阵列之后形成。因此，低电压存储器外围电路将不会受到存储器单元阵列制造期间的高温的影响。此外，可以减少低电压存储器外围电路的沟道长度，并且还可以提高存储器设备的输入/输出(I/O)速度。在一些实施方式中，可进一步实现低电压存储器外围电路的沟道长度的极小化。
图18-23示出了根据本公开内容的一些方面的用于形成图10B中的3D存储器设备的制造过程。图18-23中的制造过程可以类似于图11-16中的制造过程，但是3D存储器设备的焊盘引出来自存储器单元阵列侧。
如图18中所示，在衬底102的第一侧上形成外围电路104。在一些实施方式中，在衬底102的第一侧上形成多个晶体管。衬底102可以是具有单晶硅的硅衬底。在衬底102的一侧上形成晶体管(设备电路1008和设备电路1010)。晶体管可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP、和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在衬底102中形成掺杂区，掺杂区例如充当晶体管的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在衬底102中形成隔离区(例如STI)。在一些实施方式中，例如，通过在设备电路1008的区域中沉积比在设备电路1010的区域中更厚的氧化硅膜，或者通过回蚀沉积在设备电路1010的区域中的氧化硅膜的一部分，设备电路1008的晶体管的栅极电介质的厚度可以不同于设备电路1010的晶体管的栅极电介质的厚度。应当理解，制造晶体管的细节可取决于晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，并因此为便于描述而不详细阐述。
在一些实施方式中，在衬底102上的晶体管上方形成互连层1014。互连层1014可包括在一个或多个ILD层中的多个互连。互连层1014可包括在多个ILD层中的MEOL互连和/或BEOL互连的互连，以与晶体管进行电连接。
在一些实施方式中，互连层1014包括多个ILD层以及在多个工艺中形成在其中的互连。例如，互连层1014中的互连可以包括通过一个或多个薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻、或任何其他合适的工艺。ILD层可以包括通过一个或多个薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，互连层1014中的互连包括W，W在导电金属材料中具有相对高的热预算以经受稍后的高温工艺。
如图19所示，在互连层1014之上形成半导体层805。在一些实施方式中，可通过使用薄膜沉积工艺(例如LPCVD、PECVD、ALD、或任何其他合适的工艺)来形成多晶硅层。存储器单元阵列106形成在半导体层805上。在一些实施方式中，在半导体层805上形成堆叠结构，例如包括交错的导电层和电介质层的存储器堆叠体。为了形成存储器堆叠体，在一些实施方式中，在半导体层805上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可通过一个或多个薄膜沉积工艺形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。然后，可以通过栅极替换工艺形成存储器堆叠体，例如，使用对电介质层选择性的牺牲层的湿法/干法蚀刻并且用导电层填充所得到的凹槽来用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应理解，在一些示例中，存储器堆叠体可通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)而形成，而无需栅极替换工艺。
在半导体层805上方形成NAND存储串，NAND存储串中的每一个垂直地延伸穿过存储器堆叠体以与半导体层805接触。在一些实施方式中，形成NAND存储串的制造工艺包括使用干法蚀刻/或湿法蚀刻(例如，DRIE)形成穿过存储器堆叠体(或电介质堆叠体)且进入半导体层805中的沟道孔，随后使用薄膜沉积工艺(例如，ALD、CVD、PVD、或其任何组合)用多个层(例如，存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层)填充沟道孔。应当理解，制造NAND存储串的细节可以取决于NAND存储串的沟道结构的类型(例如，图8中的底部开放沟道结构812)而变化，并因此为便于描述而不详细阐述。
在一些实施方式中，在NAND存储串阵列上方形成互连层。互连层可包括在一个或多个ILD层中的多个互连。互连层可以包括多个ILD层中的MEOL和/或BEOL的互连，以与NAND存储串进行电连接。在一些实施方式中，互连层包括多个ILD层以及在多个工艺中形成在其中的互连。例如，互连层中的互连可以包括通过一个或多个薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻、或任何其他合适的工艺。ILD层可以包括通过一个或多个薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。
如图19所示，在形成存储器单元阵列106期间或之后，可以形成焊盘引出互连层904。在一些实施方式中，焊盘引出互连层904可以位于存储器单元阵列106附近，并且接触焊盘可以在存储器单元阵列106上方。在随后操作中，焊盘引出互连层904可以是来自存储器单元阵列侧的3D存储器设备的焊盘引出。焊盘引出互连层904可以包括形成在一个或多个ILD层中的互连，例如接触焊盘。接触焊盘可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物、或其任何组合。
如图20所示，在形成存储器单元阵列106之后，可以将载体衬底1002键合在存储器单元阵列106上。在随后的操作中，当将3D存储器设备1001翻转以执行外围电路108的制造工艺时，载体衬底1002可提供对3D存储器设备1001的支撑。然后，如图21所示，将3D存储器设备1001翻转。在一些实施方式中，可对衬底102的第二侧执行减薄工艺以将衬底102减薄到所需厚度。第二侧与衬底102的其上形成有外围电路104的第一侧相反。在一些实施方式中，衬底102可通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺、或其任何组合的工艺来减薄。
如图22所示，在衬底102的与第一侧相反的第二侧上形成外围电路108。在一些实施方式中，在衬底102的第二侧上形成多个晶体管。在衬底102的第二侧上形成晶体管(设备电路1004和设备电路1006)。晶体管可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP、和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在衬底102的第二侧上形成掺杂区，掺杂区例如充当晶体管的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在衬底102的第二侧上形成隔离区(例如，STI)。在一些实施方式中，例如，通过在设备电路1004的区域中沉积比在设备电路1006的区域中更厚的氧化硅膜，或者通过回蚀沉积在设备电路1006的区域中的氧化硅膜的一部分，设备电路1004的晶体管的栅极电介质的厚度可以不同于设备电路1006的晶体管的栅极电介质的厚度。应当理解，制造晶体管的细节可取决于晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，并因此为便于描述而不详细阐述。
在一些实施方式中，在晶体管上方形成互连层1012。互连层1012可以包括一个或多个ILD层中的多个互连。互连层1012可以包括多个ILD层中的MEOL和/或BEOL的互连，以与设备电路1004和设备电路1006进行电连接。在一些实施方式中，互连层1012包括多个ILD层以及在多个工艺中形成在其中的互连。例如，互连层1012中的互连可以包括通过一个或多个薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻、或任何其他合适的工艺。ILD层可以包括通过一个或多个薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。
不同于互连层1014，在一些实施方式中，互连层1012中的互连包括Cu，Cu在导电金属材料中具有相对低的电阻率。可以理解，尽管Cu具有相对低的热预算(与高温工艺不兼容)，但是由于在制造互连层1012之后不再有高温工艺，因此使用Cu作为互连层1012中的互连的导电材料可以变得可行。
在一些实施方式中，形成穿过减薄衬底的触点。如图22所示，形成各自垂直延伸穿过衬底102的一个或多个触点1016。触点1016可以耦接互连层1012中的互连和互连层1014中的互连。触点1016可通过使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过衬底102的接触孔来形成。接触孔可以用导体(例如，W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔物(例如，氧化硅层)。
如图23所示，将3D存储器设备1001翻转，并且去除载体衬底1002。然后暴露焊盘引出互连层904以用于外部连接。
通过利用上述操作形成3D存储器设备1001，可以在衬底的第一侧上形成存储器外围电路的第一层，并且可以在衬底的同一侧上的存储器外围电路上形成存储器单元阵列。接着，可将衬底翻转并减薄，且可在衬底的与第一侧相反的第二侧上形成存储器外围电路的第二层。因此，存储器外围电路的制造尺寸可在一个衬底上加倍，以减少芯片尺寸和制造成本。此外，存储器外围电路的第二层可以是提供有相对低的电压(例如，低于1.3V)的低电压存储器外围电路，且可在制造存储器单元阵列之后形成。因此，低电压存储器外围电路将不会受到存储器单元阵列制造期间的高温的影响。此外，可以减少低电压存储器外围电路的沟道长度，并且还可以提高存储器设备的输入/输出(I/O)速度。在一些实施方式中，可进一步实现低电压存储器外围电路的沟道长度的极小化。
图24示出了根据本公开内容的一些方面的具有存储器设备的系统1800的框图。系统1800可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(virtual reality，VR)设备、增强现实(argument reality，AR)设备、或其中具有储存装置的任何其他合适的电子设备。如图24所示，系统1800可以包括主机1808和具有一个或多个存储器设备1804以及存储器控制器1806的存储器系统1802。主机1808可以是电子设备的处理器(例如，中央处理单元(central processing unit，CPU))、或片上系统(system-on-chip，SoC)(例如应用处理器(application processor，AP))。主机1808可被配置为将数据发送到存储器设备1804或从存储器设备1804接收数据。
存储器设备1804可以是本文所公开的任何存储器设备，例如3D存储器设备100、200、900、901、1000和1001。在一些实施方式中，每个存储器设备1804包括存储器单元阵列、存储器单元阵列的第一外围电路、以及存储器单元阵列的第二外围电路，该存储器单元阵列、存储器单元阵列的第一外围电路、以及存储器单元阵列的第二外围电路在不同平面中彼此上下堆叠，如上文详细描述的。
根据一些实施方式，存储器控制器1806耦接到存储器设备1804和主机1808，并且被配置为控制存储器设备1804。存储器控制器1806可管理存储在存储器设备1804中的数据且与主机1808通信。在一些实施方式中，存储器控制器1806被设计用于在低占空比环境中操作，如安全数字(secure digital，SD)卡、紧凑型闪存(compact Flash，CF)卡、通用串行总线(universal serial bus，USB)闪存驱动器、或用于在诸如个人计算机、数码相机、移动电话等电子设备中使用的其他介质。在一些实施方式中，存储器控制器1806被设计用于在用作移动设备(诸如智能电话、平板计算机、膝上型计算机等)和企业存储阵列的数据存储的高占空比环境SSD或嵌入式多媒体卡(embedded multi-media-card，eMMC)中操作。存储器控制器1806可被配置为控制存储器设备1804的操作，例如读取、擦除和编程操作。在一些实施方式中，存储器控制器1806被配置为通过第一外围电路和第二外围电路来控制存储器单元阵列。存储器控制器1806还可被配置为管理关于存储在或要存储在存储器设备1804中的数据的各种功能，所述各种功能包括(但不限于)坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器1806还被配置为针对从存储器设备1804读取或向存储器设备1804写入的数据来处理纠错码(error correction code，ECC)。也可以由存储器控制器1806执行任何其他合适的功能，例如格式化存储器设备1804。存储器控制器1806可以根据特定通信协议与外部设备(例如，主机1808)通信。例如，存储器控制器1806可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议诸如USB协议、MMC协议、外围部件互连(peripheral component interconnection，PCI)协议、串行总线(PCI-express，PCI-E)协议、高级技术附件(advanced technology attachment，ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(small computer small interface，SCSI)协议、增强的小型磁盘接口(enhanced small disk interface，ESDI)协议、集成驱动电子(integrated drive electronic，IDE)协议、火线协议等。
存储器控制器1806和一个或多个存储器设备1804可以集成到各种类型的储存设备中，例如，包括在同一封装中，例如，通用闪速储存(universal Flash storage，UFS)封装或eMMC封装。即，存储器系统1802可以被实现和封装到不同类型的终端电子产品中。在如图25A中所示的一个示例中，存储器控制器1806和单个存储器设备1804可集成到存储卡1902中。存储卡1902可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(smart media，SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡1902可进一步包括将存储卡1902与主机(例如，图24中的主机1808)耦接的存储卡连接器1904。在如图25B所示的另一示例中，存储器控制器1806和多个存储器设备1804可以被集成到SSD1906中。SSD 1906还可以包括将SSD 1906与主机(例如，图24中的主机1808)耦接的SSD连接器1908。在一些实施方式中，SSD 1906的存储容量和/或操作速度大于存储卡1902的存储容量和/或操作速度。
可以容易地修改前述描述的特定实施方式和/或使前述描述的特定实施方式适于各种应用。因此，基于本文呈现的教导和指导，这样的适应和修改旨在处于所公开的实施方式的等同方案的含义和范围内。
本公开内容的广度和范围不应受上述示例性实施方式中的任一个限制，而应仅根据所附权利要求及其等同方案来限定。

Claims (22)

1.一种三维(3D)存储器设备，包括：
第一半导体结构，所述第一半导体结构包括：
第一半导体层；以及
NAND存储串阵列，所述NAND存储串阵列的源极与所述第一半导体层的第一侧接触；以及
在所述第一半导体层的第二侧下方的第二半导体结构，所述第一半导体层的第二侧与所述第一半导体层的第一侧相反，所述第二半导体结构包括：
第二半导体层；
所述NAND存储串阵列的第一外围电路，所述第一外围电路包括与所述第二半导体层的第一侧接触的第一晶体管；以及
所述NAND存储串阵列的第二外围电路，所述第二外围电路包括与所述第二半导体层的第二侧接触的第二晶体管，所述第二半导体层的第二侧与所述第二半导体层的第一侧相反。
2.根据权利要求1所述的3D存储器设备，其中，所述第一半导体层在所述NAND存储串阵列与所述NAND存储串阵列的第一外围电路之间。
3.根据权利要求1或2所述的3D存储器设备，其中，所述第一半导体层包括多晶硅层。
4.根据权利要求1-3中任一项所述的3D存储器设备，其中，所述第二半导体层包括硅衬底。
5.根据权利要求1-4中任一项所述的3D存储器设备，其中，所述第二半导体结构还包括第一互连层和第二互连层，使得所述第一外围电路在所述第一互连层与所述第二半导体层的第一侧之间，并且所述第二外围电路在所述第二互连层与所述第二半导体层的第二侧之间。
6.根据权利要求5所述的3D存储器设备，其中，所述第二半导体结构还包括电连接在所述第一互连层与所述第二互连层之间的第一穿衬底过孔。
7.根据权利要求6所述的3D存储器设备，其中，所述第一半导体结构还包括电连接在所述第一互连层与所述NAND存储串阵列的多条字线之间的第一接触结构。
8.根据权利要求7所述的3D存储器设备，其中，所述第一接触结构穿透所述第一半导体层。
9.根据权利要求5-8中任一项所述的3D存储器设备，其中，所述第二半导体结构还包括焊盘引出结构，所述NAND存储串阵列的第二外围电路在所述焊盘引出结构与所述第二半导体结构的第二侧之间。
10.根据权利要求5-8中任一项所述的3D存储器设备，其中，所述第一半导体结构还包括焊盘引出结构，所述NAND存储串阵列在所述焊盘引出结构与所述第一半导体层的第一侧之间。
11.根据权利要求1-10中任一项所述的3D存储器设备，其中，
所述第一晶体管包括第一栅极电介质；
所述第二晶体管包括第二栅极电介质；以及
所述第一栅极电介质的厚度大于所述第二栅极电介质的厚度。
12.根据权利要求11所述的3D存储器设备，其中，所述第一栅极电介质的厚度和所述第二栅极电介质的厚度之间的差至少为5倍。
13.一种系统，包括：
存储器设备，所述存储器设备被配置为存储数据，并且包括：
第一半导体结构，所述第一半导体结构包括：
第一半导体层；以及
NAND存储串阵列，所述NAND存储串阵列的源极与所述第一半导体层的第一侧接触；以及
在所述第一半导体层的第二侧下方的第二半导体结构，所述第一半导体层的第二侧与所述第一半导体层的第一侧相反，所述第二半导体结构包括：
第二半导体层；
所述NAND存储串阵列的第一外围电路，所述第一外围电路包括与所述第二半导体层的第一侧接触的第一晶体管；以及
所述NAND存储串阵列的第二外围电路，所述第二外围电路包括与所述第二半导体层的第二侧接触的第二晶体管，所述第二半导体层的第二侧与所述第二半导体层的第一侧相反；以及
存储器控制器，耦接到所述存储器设备且被配置为通过所述第一外围电路和所述第二外围电路控制所述NAND存储串阵列。
14.一种用于形成三维(3D)存储器设备的方法，包括：
在衬底的第一侧上形成第一晶体管；
在所述衬底的第一侧上的所述第一晶体管之上形成半导体层；
在所述半导体层之上形成NAND存储串阵列；以及
在所述衬底的与所述第一侧相反的第二侧上形成第二晶体管。
15.根据权利要求14所述的方法，还包括：
在所述第一晶体管上形成第一互连层。
16.根据权利要求15所述的方法，其中，在所述衬底的第一侧上的所述第一晶体管之上形成所述半导体层包括：
在所述第一互连层之上形成多晶硅层。
17.根据权利要求16所述的方法，还包括：
在形成所述第二晶体管之前减薄所述衬底。
18.根据权利要求17所述的方法，还包括：
在所述衬底的第一侧上的所述NAND存储串阵列上方形成焊盘引出结构。
19.根据权利要求18所述的方法，还包括：
在形成所述焊盘引出结构之前形成第一接触结构，并且所述第一接触结构电连接在所述第一互连层与所述焊盘引出结构之间。
20.根据权利要求17所述的方法，还包括：
在所述衬底的第二侧上的所述第二晶体管上方形成焊盘引出结构。
21.根据权利要求17-20中任一项所述的方法，还包括：
形成延伸穿过所述衬底的穿衬底过孔。
22.根据权利要求21所述的方法，其中，所述穿衬底过孔电连接所述第一互连层和所述第二互连层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024130656A1 (en) * 2022-12-22 2024-06-27 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220056549A (ko) * 2020-10-28 2022-05-06 삼성전자주식회사 기판의 양면에 배치된 주변 회로 영역들을 갖는 반도체 소자 및 이를 포함하는 데이터 저장 시스템

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8299583B2 (en) * 2009-03-05 2012-10-30 International Business Machines Corporation Two-sided semiconductor structure
JP2012146861A (ja) * 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
CN105914202B (zh) * 2016-06-13 2018-11-13 上海珏芯光电科技有限公司 显示驱动背板、显示器以及制造方法
JP2020047814A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
US10957705B2 (en) * 2018-12-24 2021-03-23 Sandisk Technologies Llc Three-dimensional memory devices having a multi-stack bonded structure using a logic die and multiple three-dimensional memory dies and method of making the same
KR20240045345A (ko) * 2019-04-15 2024-04-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로세서 및 동적 랜덤 액세스 메모리를 갖는 본디드 반도체 장치 및 이를 형성하는 방법
CN110731012B (zh) * 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
WO2020220280A1 (en) * 2019-04-30 2020-11-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with embedded dynamic random-access memory
EP3928353B1 (en) * 2019-04-30 2023-11-08 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with three-dimensional phase-change memory
CN110546762A (zh) * 2019-04-30 2019-12-06 长江存储科技有限责任公司 键合的统一半导体芯片及其制造和操作方法
JP7311615B2 (ja) * 2019-04-30 2023-07-19 長江存儲科技有限責任公司 プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
KR20210114016A (ko) * 2019-04-30 2021-09-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로세서 및 낸드 플래시 메모리를 갖는 접합된 반도체 소자 및 이를 형성하는 방법
EP3891808A4 (en) * 2019-04-30 2022-11-09 Yangtze Memory Technologies Co., Ltd. BONDED STORAGE DEVICES WITH FLASH MEMORY CONTROLLER AND MANUFACTURE AND METHODS OF OPERATION THEREOF
JP7407203B2 (ja) * 2019-05-17 2023-12-28 長江存儲科技有限責任公司 スタティックランダムアクセスメモリを有する３次元メモリデバイスのキャッシュプログラム動作
WO2020232574A1 (en) * 2019-05-17 2020-11-26 Yangtze Memory Technologies Co., Ltd. Data buffering operation of three-dimensional memory device with static random-access memory
CN110537259A (zh) * 2019-06-28 2019-12-03 长江存储科技有限责任公司 三维存储器件中的存储器内计算
CN112466350B (zh) * 2019-06-28 2023-05-12 长江存储科技有限责任公司 一种三维3d存储器件以及用于操作三维3d存储器件上的数据处理单元的系统及方法
CN110876281B (zh) * 2019-10-12 2021-01-29 长江存储科技有限责任公司 具有氢阻挡层的三维存储设备及其制造方法
KR20210117522A (ko) * 2020-03-19 2021-09-29 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US11569215B2 (en) * 2020-08-31 2023-01-31 Sandisk Technologies Llc Three-dimensional memory device with vertical field effect transistors and method of making thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024130656A1 (en) * 2022-12-22 2024-06-27 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof

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