CN103594470B

CN103594470B - 具有垂直功率mos晶体管的集成电路

Info

Publication number: CN103594470B
Application number: CN201210568749.7A
Authority: CN
Inventors: 伍震威; 周学良; 苏柏智; 柳瑞兴
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2012-08-17
Filing date: 2012-12-24
Publication date: 2016-10-05
Anticipated expiration: 2032-12-24
Also published as: CN103594470A

Abstract

本发明公开了具有垂直功率MOS晶体管的集成电路，其中，该集成电路包括形成在相同半导体管芯中的多个横向器件和准垂直器件。准垂直器件包括两个沟槽。在第一漏极/源极区和第二漏极/源极区之间形成第一沟槽。第一沟槽包括形成在第一沟槽的底部中的介电层和形成在第一沟槽的上部中的栅极区。第一沟槽和第二沟槽形成在第二漏极/源极区的相对侧上。第二沟槽耦合在第二漏极/源极区和隐埋层之间，其中，第二沟槽具有与第一沟槽相同的深度。

Description

具有垂直功率MOS晶体管的集成电路

本申请是2012年7月11日提交的标题为“Apparatus and Method forPower MOS Transistor”的美国专利申请序列号13/546,506的部分继续，其内容结合于此作为参考。

技术领域

本发明总的来说涉及半导体领域，更具体地，涉及具有垂直功率MOS晶体管的集成电路。

背景技术

由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)集成密度的提高，半导体行业经历了快速发展。在很大程度上，集成密度的这种提高源于半导体工艺节点的缩小(例如，缩小工艺节点至亚20nm节点)。随着半导体器件的按比例缩小，需要新技术来一代代维持电子部件的性能。例如，期望晶体管的低栅极-漏极电容和低导通阻抗可以满足功率应用的要求。此外，期望在相同的半导体管芯上集成垂直功率晶体管与横向功率晶体管。

随着半导体技术的发展，金属氧化物半导体场效应晶体管(MOSFET)已经广泛地被用于当今的集成电路。MOSFET是电压控制器件。当向MOSFET的栅极施加控制电压并且控制电压大于MOSFET的阈值时，在MOSFET的漏极和源极之间构建传导沟道。结果，电流在MOSFET的漏极和源极之间流动。另一方面，当控制电压小于MOSFET的阈值时，相应地截止MOSFET。

MOSFET可包括两大类。一种是n沟道MOSFET，另一种是p沟道MOSFET。根据结构的不同，MOSFET还能被分为两子类，即沟槽功率MOSFET和横向功率MOSFET。在n沟道沟槽功率MOSFET中，p体区用于形成沟道，其中沟道耦合在形成在p体区之上的源极区和形成在p体区之下的漏极区之间。此外，在沟槽功率MOSFET中，漏极和源极置于晶圆的相对侧。可具有包括形成在沟槽功率MOSFET的漏极和源极之间的栅电极的沟槽结构。

沟槽功率MOSFET通常已知为垂直功率MOSFET。由于低栅极驱动功率、快切换速度以及低导通阻抗，垂直功率MOSFET已经广泛用于高电压和高电流应用。

发明内容

根据本发明的一个方面，提供了一种半导体器件，包括：第一垂直晶体管，包括形成在第一导电性的衬底之上的第二导电性的第一区、自第一区生长的第二区、形成在第二区中的第一导电性的第三区、形成在第三区中的第二导电性的第一漏极/源极区、第一沟槽、第二导电性的第二漏极/源极区和第二沟槽，其中，第一沟槽包括形成在第一沟槽的底部中的介电层和形成在第一沟槽的上部中的栅极区，第二漏极/源极区形成在第二区中并且第二漏极/源极区与第一漏极/源极区位于第一沟槽的相对侧，并且第二沟槽耦合在第二漏极/源极区和第二区之间，第二沟槽的深度与第一沟槽的深度相同；以及多个横向晶体管，形成在衬底之上的第二区中。

优选地，第二沟槽的宽度大于第一沟槽的宽度。

优选地，第二沟槽被配置为沿第二沟槽的侧壁生成累积层。

优选地，第一区是隐埋层，第二区是外延层，以及第三区是体区。

优选地，横向晶体管选自包含高压N型MOS晶体管、高压P型MOS晶体管、低压N型MOS晶体管、低压P型MOS晶体管和它们的任何组合的组。

优选地，该半导体器件还包括第二垂直晶体管，第一垂直晶体管和第二垂直晶体管共享第二沟槽。

优选地，第二垂直晶体管和第一垂直晶体管并联。

优选地，栅极区耦合至所述第二沟槽。

优选地，该半导体器件还包括：高压阱，形成在第二区中，其中，第二区是P型外延层，以及高压阱是N型高压阱。

优选地，该半导体器件还包括：多个隔离区，将横向晶体管和第一垂直晶体管分隔开。

根据本发明的另一方面，提供了一种器件，包括：第一垂直晶体管，包括第一漏极/源极区、第一栅极、第二漏极/源极区和第二沟槽，其中，第一漏极/源极区具有第一导电性并形成在衬底中形成的第一半导体层之上，第一栅极形成在第一沟槽中，第一沟槽包括形成在第一栅极下方的介电层，第二漏极/源极区具有第一导电性，第一漏极/源极区和第二漏极/源极区形成在第一栅极的相对侧，并且第二漏极/源极区形成在第一半导体层中，第二沟槽的深度与第一沟槽的深度相同，并且第二沟槽和第一沟槽形成在第二漏极/源极区的相对侧；以及多个横向晶体管，形成在与第一半导体层类似的第二半导体层中，横向晶体管选自包含高压N型MOS晶体管、高压P型MOS晶体管、低压N型MOS晶体管、低压P型MOS晶体管和它们的任何组合的组。

优选地，第一半导体层是第一高压阱；以及第二半导体层是第二高压阱，第一高压阱和第二高压阱的特性类似。

优选地，高压N型MOS晶体管的沟道长度可缩放。

优选地，横向晶体管和第一垂直晶体管共享N型外延层。

优选地，横向晶体管和第一垂直晶体管形成在对应的高压N型阱中，其中，高压N型阱共享P型外延层。

根据本发明的又一方面，提供了一种方法，包括：在具有第二导电性的衬底之上形成具有第一导电性的隐埋层；在衬底之上生长外延层；形成延伸进外延层和隐埋层的第一沟槽和第二沟槽，其中，第一沟槽和第二沟槽的深度相同，并且第二沟槽的宽度大于第一沟槽的宽度；在第一沟槽的底部中形成介电层；在第一沟槽的上部中形成第一栅电极；为形成在衬底中的多个横向晶体管形成栅电极；将具有第二导电性的离子注入到第一沟槽的第一侧上的外延层中以形成体区；在第一沟槽的第一侧上的体区之上形成第一漏极/源极区；以及在第一沟槽的第二侧上的外延层之上形成第二漏极/源极区。

优选地，该方法还包括：在衬底之上生长具有第二导电性的外延层；以及在外延层中形成具有第一导电性的高压阱。

优选地，该方法还包括：在外延层中形成具有第二导电性的多个深阱；以及在每一个深阱中形成具有第一导电性的高压阱。

优选地，该方法还包括：将介电材料沉积到第一沟槽和第二沟槽中直到第一沟槽被介电材料完全填充以及第二沟槽被介电材料部分填充。

优选地，该方法还包括：注入离子以形成用于横向晶体管的漏极和源极区。

附图说明

为了更完整地理解本公开及其优点，现在结合附图作为参考进行以下描述，其中：

图1示出了根据实施例的包括准垂直沟槽MOS晶体管的半导体器件的截面图；

图2示出了根据实施例的包括多个准垂直MOS晶体管的半导体器件的截面图；

图3示出了根据另一实施例的包括准垂直MOS晶体管的半导体器件的截面图；

图4示出了根据另一实施例的包括多个准垂直MOS晶体管的半导体器件的截面图；

图5示出了根据实施例的在衬底上方形成N型外延层和NBL层之后的半导体器件的截面图；

图6示出了根据实施例的图5所示半导体器件在衬底之上形成介电层以及向半导体器件施加多个离子注入工艺之后的截面图；

图7示出了根据实施例的图6所示半导体器件在衬底之上形成硬掩模层之后的截面图；

图8示出了根据实施例的图7所示半导体器件在向介电层和硬掩模层应用适当蚀刻工艺之后的截面图；

图9示出了根据实施例的图8所示半导体器件在向N型外延层应用蚀刻工艺之后的截面图；

图10示出了根据实施例的图9所示半导体器件在向第一沟槽和第二沟槽应用介电质沉积工艺之后的截面图；

图11示出了根据实施例的图10所示半导体器件在向氧化物层应用蚀刻工艺之后的截面图；

图12示出了根据实施例的图11所示半导体器件在向半导体器件的顶面应用硬掩模去除工艺之后的截面图；

图13示出了根据实施例的图12所示半导体器件在沟槽中以及半导体器件的顶面上形成栅极介电层之后的截面图；

图14示出了根据实施例的图13所示半导体器件在沟槽中形成栅电极层以及在半导体器件的顶面上形成多个栅电极之后的截面图；

图15示出了根据实施例的图14所示半导体器件在向半导体器件的顶面应用各种离子注入工艺之后的截面图；以及

图16-图27示出了根据实施例的制造包括图3所示准垂直沟槽MOS晶体管100的半导体器件的中间步骤；

除非另有指明，通常在不同图中相同数字和符号代表相同部分。绘制图以清楚地说明各个实施例的相关内容，但无需按比例绘制。

具体实施方式

以下详细讨论本实施例的制造和使用。然而，应该理解，本公开提供了许多可在各种具体环境中具体化的可应用发明概念。所讨论的具体实施例仅是本公开实施例的制造和使用的具体方式的说明，并不限制本公开的范围。

本公开将参照具体环境的实施例进行描述，即具有准垂直功率金属氧化物半导体(MOS)晶体管器件以及包括高压MOS晶体管和低压MOS晶体管的多个横向MOS晶体管的集成电路。然而，本公开的实施例还可应用于各种半导体器件。在下文中，将参照附图详细说明各个实施例。

图1示出了根据实施例的包括准垂直沟槽MOS晶体管的半导体器件的截面图。半导体器件10包括五个区，即，用于形成准垂直沟槽MOS晶体管的第一区100、用于形成具有可缩放沟道长度的高压NMOS器件的第二区200、用于形成高压PMOS器件的第三区300、用于形成低压NMOS器件的第四区400以及用于形成低压PMOS器件的第五区500。通过隔离区(例如，浅沟槽隔离(STI)区101)来限定每个区100、200、300、400和500。可选地，可形成场氧化物作为隔离区。

准垂直沟槽MOS晶体管100包括第一导电类型的衬底102。根据实施例，第一导电类型是P型。准垂直沟槽MOS晶体管100还包括形成在衬底102之上的N型隐埋层(NBL)104和形成在NBL层104之上的N型外延层106。准垂直沟槽MOS晶体管100还包括第一沟槽，其包括氧化物区110和栅极区112。如图1所示，栅极区112形成在氧化区110之上。准垂直沟槽MOS晶体管100还可包括的P型体(PB)区108(形成在N型外延层106中)、P+区126、第一N+区122以及第二N+区124。

如图1所示，P+区126和第一N+区122形成在PB区108中。第二N+区124形成在N型外延层106中。根据实施例，第一N+区122是准垂直沟槽MOS晶体管100的源极区。第二N+区124是准垂直沟槽MOS晶体管100的漏极区。PB区108是耦合在准垂直沟槽MOS晶体管100的源极和漏极之间的沟道。如图1所示，第一N+区122和第二N+区124形成在栅极区112的相对侧。第二N+区124用作漏极区，其通过N型外延层106和NBL层104耦合至沟道区(PB区108)。

准垂直沟槽MOS晶体管100包括具有与第一沟槽相同深度的第二沟槽。具体地，第二沟槽包括深沟槽114和沿深沟槽114的侧壁形成的累积层(未示出)。如图1所示，第二沟槽被形成为与第二N+区124相邻。根据实施例，深沟槽114可电耦合至栅极区112。当向栅极区112以及深沟槽114施加栅极控制电压时，栅极控制电压可吸引大多数载流子并沿深沟槽114的侧壁生成累积层(未示出)。累积层可具有更多数的载流子。结果，在NBL层104和第二N+区124之间建立低阻抗漏极电流导电路径。

如图1所示，虽然N型外延层106可将漏极电流从NBL层104传送至第二N+区124，但N型外延层106的阻抗大于沿深沟槽114的侧壁形成的累积层的阻抗。通过采用耦合在第二N+区124和NBL层104之间的累积层，提高了电流传输。此外，通过耦合NBL层140与第二N+区124，可以从NBL层104中获得漏极电流。结果，准垂直沟槽MOS晶体管100的漏极可与源极同侧放置。

准垂直MOS晶体管100的一个有利特征是，图1所示准垂直结构可以容易地集成到横向制造工艺中。准垂直MOS晶体管100的另一有利特征是，沿第二沟槽侧壁形成的累积层有助于为漏极电流提供低导通阻抗沟道。结果，尽管使用准垂直结构，也增加了MOS晶体管100的导通阻抗。

图1还示出了包括多个横向器件的半导体器件10，横向器件与准垂直MOS晶体管100集成在相同半导体衬底(P型衬底102)上。高压NMOS器件200包括形成在N型外延层106中的深P阱202。类似地，高压PMOS器件300包括深P阱302。低压NMOS器件400和低压PMOS器件500共用深P阱402。如图1所示，深P阱202、302和402形成在N型外延层106中并通过隔离区101以及两个相邻深P阱之间的N型外延层106部分相互隔开。横向器件200、300、400和500可包括其他阱、漏极/源极区以及栅电极。以下参照图5至图15描述横向器件的详细制造步骤。

具有图1所示准垂直MOS晶体管100的一个有利特征是，准垂直MOS结构可与横向MOS器件集成在相同衬底上。如此，可以重复利用现有横向器件制造工艺。现有的横向器件制造工艺有助于减少制造准垂直MOS晶体管100的成本。

图2示出了根据实施例的包括多个准垂直MOS晶体管的半导体器件的截面图。除了深沟槽被用于为多个准垂直MOS晶体管的漏极电流提供低导通阻抗沟道之外，半导体器件20的结构与图1所示半导体器件10的结构类似。具体地，图2示出了为并联的两个准垂直MOS晶体管提供低导通阻抗沟道的深沟槽。应该注意，深沟槽能够为许多准垂直MOS晶体管提供导电沟道，为了简单仅示出了两个准垂直MOS晶体管。

图3示出了根据另一实施例的包括准垂直MOS晶体管的半导体器件的截面图。除了N型外延层可被形成在P型外延层中的高压N阱代替之外，半导体器件30的结构与图1所示半导体器件10的结构类似。以下参照图16至图27描述半导体器件30详细的形成和制造步骤。

图4示出了根据另一实施例的包括多个准垂直MOS晶体管的半导体器件的截面图。除了N型外延层可被形成在P型外延层中的高压N阱代替之外，半导体器件40的结构与图2所示半导体器件20的结构类似。

图5至图15示出了根据实施例的制造包括图1所示准垂直沟槽MOS晶体管100的半导体器件的中间步骤。图5示出了根据实施例的在衬底上方形成N型外延层、NBL层以及多个隔离区之后的半导体器件的截面图。如图5所示，在P型衬底102之上形成NBL层104。具体地，在P型衬底102的左上角形成NBL层104。在NBL层104和P型衬底102之上形成N型外延层106。如图5所示，可在N型外延层106中形成多个隔离区101。

应该注意，虽然图5示出衬底102的电导性是P型，但这仅仅是实例。衬底102可是N型。本领域技术人员应该意识到，其他层的导电类型可响应于衬底102的导电类型变化而改变。

衬底102可由硅、锗硅、碳化硅等形成。可选地，衬底102可以是绝缘体上硅(SOI)衬底。SOI衬底可包括在硅衬底中形成的绝缘层(例如，隐埋氧化物等)之上所形成的半导体材料(例如，硅、锗等)层。可使用的其它衬底包括多层衬底、梯度衬底、混合取向衬底等。

可通过向衬底102注入N型掺杂材料(诸如磷等)来形成NBL层104。可选地，可通过扩散工艺来形成NBL层104。根据实施例，NBL层104的掺杂浓度在大约10¹⁹/cm³到大约10²¹/cm³的范围内。

自NBL层104生长N型外延层106。可通过使用诸如化学汽相沉积(CVD)、超高真空化学汽相沉积(UHV-CVD)等的任何适合的半导体制造工艺实现N型外延层106的外延生长。根据实施例，N型外延层106的掺杂浓度在大约10¹⁵/cm³到大约10¹⁸/cm³的范围内。

隔离区101可以是浅沟槽隔离(STI)区，并且可以通过蚀刻N型外延层106形成沟槽并用本领域公知的介电材料填充沟槽来形成。隔离区101可填充有诸如氧化物材料、高浓度等离子体(HDP)氧化物等的介电材料，并通过本领域公知的常规方法形成。

图6示出了根据实施例的图5所示半导体器件在衬底上方形成介电层并向半导体器件应用多个离子注入工艺之后的截面图。在N型外延层106之上形成介电层602。介电层602可包括氧化物层。可通过任何氧化工艺(例如在包括氧化物、H₂O、NO或它们的组合的周围环境中的湿式或干式热氧化)或者通过使用正硅酸乙酯(TEOS)和氧气作为前体的CVD技术来形成介电层602。

如图6所示，在N型外延层106中形成三个深P阱202、302和402。通过隔离区以及N型外延层106隔开三个深P阱202、302和402。根据实施例，深P阱的掺杂浓度可在大约10¹⁶/cm³到大约10¹⁹/cm³的范围内。可通过注入诸如硼的p型掺杂物来形成深P阱。类似地，三个高压N阱204、304和404分别形成在深P阱202、302和402中。通过以大约10¹⁵/cm³到大约10¹⁸/cm³范围内的掺杂浓度注入诸如磷的n型掺杂物来形成高压N阱。

图6还示出了形成在高压N阱204中的5V P阱206、形成在高压N阱304中的P型双扩散(PDD)区306以及形成在高压N阱404中5V P阱406。根据实施例，5V P阱的掺杂浓度可在大约10¹⁵/cm³和大约10¹⁸/cm³的范围内。PDD区306的掺杂浓度在大约10¹⁵/cm³和大约10¹⁸/cm³的范围内。可注入诸如硼的p型掺杂物来形成5V P阱以及PDD区。

图7示出了根据实施例的图6所示半导体器件在衬底之上形成硬掩模层之后的截面图。根据实施例，硬掩模层702沉积在介电层602上。硬掩模层702可由氮化硅形成。硬掩模层702通过合适的制造技术(诸如CVD等)沉积在介电层602的顶部上。

图8示出了根据实施例的图7所示半导体器件在向介电层和硬掩模层应用适当的蚀刻工艺之后的截面图。根据准垂直MOS晶体管100(在图1中示出)的第一沟槽和第二沟槽的位置来图案化硬掩模层702和介电层602。此后，执行蚀刻工艺(例如，反应离子蚀刻(RIE)或其他干蚀刻、各向异性湿蚀刻或任何其他适合的各向异性蚀刻或图案化工艺)以形成图8所示的开口802和804。应该注意，根据实施例，开口804的宽度大于开口802的宽度。

图9示出了根据实施例的图8所示半导体器件在向N型外延层应用蚀刻工艺之后的截面图。向N型外延层106应用蚀刻工艺(诸如RIE、干蚀刻、湿蚀刻或任何其他适合的各向异性蚀刻技术)以形成沟槽902和沟槽904。如图9所示，在相同的制造步骤中形成第一沟槽902和第二沟槽904。第一沟槽902和第二沟槽904的这种单一步骤形成有助于减少准垂直MOS晶体管100的制造成本。

如图9所示，蚀刻工艺可蚀刻穿透N型外延层106并部分蚀刻NBL层104。此外，图9示出了第一沟槽902的深度近似等于第二沟槽904的深度。应该注意，如图9所示，第二沟槽904的宽度大于第一沟槽902的宽度。相对更大的第二沟槽904有助于在后续的氧化物沉积工艺期间维持开口。以下将参照图10详细描述氧化物沉积工艺。

图10示出了根据实施例的图9所示半导体器件在向第一沟槽和第二沟槽应用介电质沉积工艺之后的截面图。如图10所示，介电层1002填充图9所示的第一沟槽902，但部分填充第二沟槽904。在介电质沉积工艺之后，在第二沟槽904中可具有开口1004。如上参照图9所述，第二开口904的宽度大于第一开口902的宽度。结果，通过控制介电质沉积工艺，介电层1002可部分填充第二沟槽904。

根据实施例，介电层1002可由氧化物形成。在整个说明书中，介电层1002可选地被称为氧化物层1002。通过利用适合的热处理技术、湿式处理技术或诸如PVD、CVD、ALD等的沉积技术来形成氧化物层1002。应该注意，图10所示氧化物层仅仅是实例。可以可选地使用其他介电材料，诸如氮化物、氮氧化物、高k材料、它们的组合以及它们的多层。

图11示出了根据实施例的图10所示半导体器件在向氧化物层应用蚀刻工艺之后的截面图。执行蚀刻工艺(诸如RIE、各向异性湿蚀刻或任何其他适合的各向异性干蚀刻)以去除第一沟槽中氧化物层的上部，从而形成图11所示的氧化物层110。

此外，控制蚀刻工艺使得第二沟槽中的氧化物层被完全去除。换言之，第二沟槽没有氧化物。根据实施例，图11所示氧化物层110的厚度为H1。H1在大约0.5um到大约5um的范围内。应该注意，整个说明书中提到的尺寸仅仅是实例，并且可以变为不同的值。还应该注意，图11所示氧化物层110可用作场板(field plate)，其有助于减小表面电场。此外，沿氧化物层110减小的表面电场可增加准垂直MOS晶体管100的额定电压。

图12示出了根据实施例的图11所示半导体器件在向半导体器件的顶面应用硬掩模去除工艺之后的截面图。如图12所示，通过适合的硬掩模层去除工艺(诸如，湿蚀刻工艺)去除了图11所示的硬掩模层和氧化物层。向半导体器件的顶面应用去除工艺，直到露出N型外延层106。

图13示出了根据实施例的图12所示半导体器件在沟槽中以及半导体器件的顶面上形成栅极介电层之后的截面图。如图13所示，在第一沟槽中、第二沟槽中以及半导体器件的顶面上形成栅极介电层1302。栅极介电层1302可由诸如氧化物、氮化物、氮氧化物、高k材料、它们的组合以及它们的多层的常用介电材料形成。

根据实施例，栅极介电层1302是氧化物层。可使用适合的热处理技术、湿处理技术或沉积技术(例如，PVD、CVD、ALD等)形成栅极介电层1302。

图14示出了根据实施例的图13所示半导体器件在沟槽中形成栅电极层以及在半导体器件的顶面上形成多个栅电极之后的截面图。通过相同的制造工艺，栅极区112、深沟槽114、栅电极208、308、408和508可用相同材料填充。

栅极区112、深沟槽114、栅电极208、308、408和508可包括导电材料，诸如金属材料(例如，钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)、掺杂多晶硅、其他导电材料或它们的组合。根据实施例，沉积并再结晶非晶硅以构建多晶硅(poly-silicon)。

根据实施例，栅极区112、深沟槽114、栅电极208、308、408和508可由多晶硅形成。可利用低压化学汽相沉积(LPCVD)沉积掺杂或非掺杂多晶硅来形成栅极区(例如，112、208、308、408和508)和深沟槽114。根据另一实施例，栅极区(例如，112、208、308、408和508)和深沟槽114可由金属材料(诸如氮化钛、氮化钽、氮化钨、钛、钽和/或它们的组合)来形成。利用适合的沉积技术(例如，ALD、CVD、PVD等)形成金属栅电极层。上述沉积技术在本领是公知的，因此文中没有讨论。

图15示出了根据实施例的图14所示半导体器件在向半导体器件的顶面应用各种离子注入工艺之后的截面图。如图15所示，在N型外延层106中形成PB区108。根据实施例，PB区的掺杂浓度在大约10¹⁶/cm³和大约10¹⁸/cm³的范围内。

多个隔离物(未示出)可形成为它们相应的栅极电极。可在栅电极和衬底之上覆盖沉积一个或多个间隔层(未示出)来形成间隔件。间隔层可包括SiN、氮氧化物、SiC、SiON、氧化物等并且可通过诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射的常用方法以及本领域已知的其他方法来形成。例如可通过各向同性或各向异性蚀刻来图案化间隔层，从而从结构的水平表面去除间隔层并形成间隔件。

可通过以大约10¹⁹/cm³和大约10²¹/cm³之间的浓度注入诸如硼的p型掺杂物来形成P+区126。在PB区108之上形成第一N+区122。根据实施例，第一N+区122用作MOS晶体管100的源极。可通过以大约10¹⁹/cm³和大约10²¹/cm³之间的浓度注入诸如磷的n型掺杂物来形成源极区。此外，可在第一N+区122之上形成源极接触件(未示出)。

第二N+区124形成在N型外延层中。根据实施例，第二N+区124可以是MOS晶体管104的漏极。可通过以大约10¹⁹/cm³和大约10²¹/cm³之间的浓度注入诸如磷的n型掺杂物来形成漏极区。如图1所示，在源极(第一N+区122)的相对侧上形成漏极区。

可通过以大约10¹⁹/cm³和大约10²¹/cm³之间的浓度注入诸如硼的p型掺杂物来形成P+区126。P+区126可接触MOS晶体管100的p型体。为了消除体效应，P+区126可通过源极接触件(未示出)耦合至第一N+区122(MOS晶体管100的源极)。

在图15所示半导体器件的顶面之上形成层间介电(ILD)层(未示出)。ILD层可由掺杂氮化硅的硅酸盐玻璃形成，尽管可以可选地使用其他材料，诸如掺杂硼的磷硅酸盐玻璃等。可通过蚀刻工艺在ILD层中形成接触开口(未示出)。在蚀刻工艺之后，保留ILD层的一部分并成为栅极-源级介电层132。此外，导电材料被沉积到开口中以形成源极接触件(未示出)。

具有栅电极208、308、408和508的横向器件的N+和P+区可以由与形成第一N+区122、第二N+区124和P+区126相同的制造工艺形成。横向器件的N+和P+区的形成与准垂直MOS晶体管100的N+和P+区的形成类似，因此，为避免重复而在此没有进一步详细讨论。

图16至图27示出了根据实施例的制造包括图3所示准垂直沟槽MOS晶体管100的半导体器件的中间步骤。除图5所示N型外延层被形成在图16的P型外延层中的高压N阱代替之外，图16至图27所示的制造步骤与图5至图15所示的制造步骤类似。

如图16所示，半导体器件包括形成在衬底102中的多个NBL层104、332、342和452。代替图5所示的N型外延层106，P型外延层1602生长在衬底102之上。P型衬底的掺杂浓度在大约10¹⁴/cm³到大约10¹⁷/cm³的范围内。

图16还示出了形成在P型外延层1602中的多个高压N阱302、334、344和454。高压N阱302、334、344和454的掺杂浓度可在大约10¹⁵/cm³到大约10¹⁸/cm³的范围内。图16至图27所示的制造工艺与上面参照图5至图15所示的制造工艺类似，因此在此没有再讨论。

尽管已经详细描述了本公开实施例及其优点，应该理解，可以进行各种改变、替换和变更而不背离所附权利要求限定的本公开的精神和范围。

此外，本申请的范围不旨在限于说明中描述的工艺、机械装置、物质组成、工具、方法和步骤的特定实施例。本领技术人员根据本公开容易理解，根据本公开可以利用与本文描述的对应实施例的执行基本相同功能或实现基本相同结果的目前现有的或将来开发的工艺、机械装置、物质组成、工具、方法或步骤。因此，所附权利要求旨在包括这种工艺、机械装置、物质组成、工具、方法或步骤的范围内。

Claims

1.一种半导体器件，包括：

第一垂直晶体管，包括：

形成在第一导电性的衬底之上的第二导电性的第一区；

自所述第一区生长的第二区；

形成在所述第二区中的所述第一导电性的第三区；

形成在所述第三区中的所述第二导电性的第一漏极/源极区；

第一沟槽，包括：

形成在所述第一沟槽的底部中的介电层；和

形成在所述第一沟槽的上部中的栅极区；

所述第二导电性的第二漏极/源极区，形成在所述第二区中并且所述第二漏极/源极区与所述第一漏极/源极区位于所述第一沟槽的相对侧；和

第二沟槽，耦合在所述第二漏极/源极区和所述第二区之间，所述第二沟槽的深度与所述第一沟槽的深度相同；以及

多个横向晶体管，形成在所述衬底之上的所述第二区中。

2.根据权利要求1所述的半导体器件，其中：

所述第二沟槽的宽度大于所述第一沟槽的宽度。

3.根据权利要求1所述的半导体器件，其中：

所述第二沟槽被配置为沿所述第二沟槽的侧壁生成累积层。

4.根据权利要求1所述的半导体器件，其中：

所述第一区是隐埋层；

所述第二区是外延层；以及

所述第三区是体区。

5.根据权利要求1所述的半导体器件，其中：

所述横向晶体管选自包含高压N型MOS晶体管、高压P型MOS晶体管、低压N型MOS晶体管、低压P型MOS晶体管和它们的任何组合的组。

6.根据权利要求1所述的半导体器件，还包括：

第二垂直晶体管，所述第一垂直晶体管和所述第二垂直晶体管共享所述第二沟槽。

7.根据权利要求6所述的半导体器件，其中：

所述第二垂直晶体管和所述第一垂直晶体管并联。

8.根据权利要求1所述的半导体器件，其中，所述栅极区耦合至所述第二沟槽。

9.根据权利要求1所述的半导体器件，还包括：

高压阱，形成在所述第二区中，其中：

所述第二区是P型外延层；以及

所述高压阱是N型高压阱。

10.根据权利要求1所述的半导体器件，还包括：

多个隔离区，将所述横向晶体管和所述第一垂直晶体管分隔开。

11.一种半导体器件，包括：

第一垂直晶体管，包括：

第一漏极/源极区，具有第一导电性，所述第一漏极/源极区形成在衬底中形成的第一半导体层之上；

第一栅极，形成在第一沟槽中，所述第一沟槽包括形成在所述第一栅极下方的介电层；

第二漏极/源极区，具有所述第一导电性，其中：

所述第一漏极/源极区和所述第二漏极/源极区形成在所述第一栅极的相对侧；并且

所述第二漏极/源极区形成在所述第一半导体层中；和

第二沟槽，其中：

所述第二沟槽的深度与所述第一沟槽的深度相同；并且

所述第二沟槽和所述第一沟槽形成在所述第二漏极/源极区的相对侧；以及

多个横向晶体管，形成在与所述第一半导体层类似的第二半导体层中，所述横向晶体管选自包含高压N型MOS晶体管、高压P型MOS晶体管、低压N型MOS晶体管、低压P型MOS晶体管和它们的任何组合的组。

12.根据权利要求11所述的器件，其中：

所述第一半导体层是第一高压阱；以及

所述第二半导体层是第二高压阱，所述第一高压阱和所述第二高压阱的特性类似。

13.根据权利要求11所述的器件，其中，所述高压N型MOS晶体管的沟道长度可缩放。

14.根据权利要求11所述的器件，其中：

所述横向晶体管和所述第一垂直晶体管共享N型外延层。

15.根据权利要求11所述的器件，其中：

所述横向晶体管和所述第一垂直晶体管形成在对应的高压N型阱中，其中，所述高压N型阱共享P型外延层。

16.一种形成半导体器件的方法，包括：

在具有第二导电性的衬底之上形成具有第一导电性的隐埋层；

在所述衬底之上生长外延层；

形成延伸进所述外延层和所述隐埋层的第一沟槽和第二沟槽，其中：

所述第一沟槽和所述第二沟槽的深度相同；并且

所述第二沟槽的宽度大于所述第一沟槽的宽度；

在所述第一沟槽的底部中形成介电层；

在所述第一沟槽的上部中形成第一栅电极；

为形成在衬底中的多个横向晶体管形成栅电极；

将具有所述第二导电性的离子注入到所述第一沟槽的第一侧上的外延层中以形成体区；

在所述第一沟槽的第一侧上的所述体区之上形成第一漏极/源极区；以及

在所述第一沟槽的第二侧上的外延层之上形成第二漏极/源极区。

17.根据权利要求16所述的方法，还包括：

在所述衬底之上生长具有所述第二导电性的所述外延层；以及

在所述外延层中形成具有所述第一导电性的高压阱。

18.根据权利要求16所述的方法，还包括：

在所述外延层中形成具有所述第二导电性的多个深阱；以及

在每一个深阱中形成具有所述第一导电性的高压阱。

19.根据权利要求16所述的方法，还包括：

将介电材料沉积到所述第一沟槽和所述第二沟槽中直到所述第一沟槽被所述介电材料完全填充以及所述第二沟槽被所述介电材料部分填充。

20.根据权利要求16所述的方法，还包括：

注入离子以形成用于所述横向晶体管的漏极和源极区。