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CN103325768B - 有电流测量单元的集成功率晶体管电路装置及其制造方法 - Google Patents

有电流测量单元的集成功率晶体管电路装置及其制造方法 Download PDF

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CN103325768B
CN103325768B CN201310095325.8A CN201310095325A CN103325768B CN 103325768 B CN103325768 B CN 103325768B CN 201310095325 A CN201310095325 A CN 201310095325A CN 103325768 B CN103325768 B CN 103325768B
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Abstract

集成功率晶体管电路装置包括具有第一部段（310）和第二部端（320）的接触结构（300）。第一部段（310）在单元区（500）中与晶体管单元（100）的掺杂区域（112）相接触。第二部段（320）包括一个或者多个第一子部段（321），第一子部段连接第一部段（310）并且自身在选择的晶体管单元的区域中经过单元区（500）向外延伸。第二子部段（322）连接第一子部段（321）并且设计类似用于将源极区域与功率晶体管单元连接的分接导线。在单元区（500）的区域中，电极结构位于接触结构上，在第二部段（320）的上方缺少该电极结构。由此分接导线与电极结构间距狭窄地设计，从而通过分接导线仅仅略微减少有效的芯片面积。

Description

有电流测量单元的集成功率晶体管电路装置及其制造方法
技术领域
本发明涉及一种集成功率晶体管电路装置和一种制造该集成功率晶体管电路装置的方法。
背景技术
集成功率晶体管电路装置包括多个晶体管单元，并且通常设计有能测量负载电流的电流测量单元。通常为此选择晶体管单元中的一个作为电流测量单元（检测晶体管单元），并且其基本上并联于其它的晶体管单元、功率晶体管单元运行。电流测量单元和功率晶体管单元的漏极电极和栅极电极总是共同控制，而电流测量单元和功率晶体管单元的源极电极上的电势被分开测定。由电流测量单元和功率晶体管单元的源极电势之间的差来估计流过该功率晶体管单元的负载电流。
所期望的是，尽可能准确地测量功率晶体管单元的源极电势，在此不会在有效的芯片面积上对于晶体管单元及其电极造成损害。
发明内容
该目的通过独立权利要求的特征得以实现。改进方案在从属权利要求出给出。
一种实施方式涉及一种具有布置在单元区中的晶体管单元的功率晶体管电路装置，该晶体管单元具有掺杂区域，该掺杂区域形成在半导体基底中并且该掺杂区域在该半导体基底的第一侧上邻接于半导体基底的第一表面。此外，在第一侧上，电极结构形成在单元区垂直于第一表面的投影中。接触结构与掺杂区域和电极结构导电连接。接触结构的第一部段设计在电极结构和半导体基底之间的单元区中。接触结构在单元区之外的第二部段利用接口结构连接第一部段。
另一种实施方式涉及一种具有一个或者多个设计在单元区中的晶体管单元的集成功率晶体管电路装置，其中，每个晶体管单元都具有掺杂区域，该掺杂区域形成在半导体基底中并且，在半导体基底的第一侧上邻接于第一表面。在半导体基底的第一侧上设置有接触结构并且该接触结构与掺杂区域导电连接，其中该接触结构具有在单元区的垂直于第一表面的投影中的第一部段并且第二部段利用接口结构与第一部段相连接。在该第一部段上设计了电极结构，在该第二部段上缺少该电极结构。
另一种实施方式涉及一种用于制造集成电路的方法。在单元区中形成至少一个晶体管单元，其中，每个晶体管单元都形成在半导体基底中，并且在该半导体基底的第一侧上具有与该半导体基底的第一表面邻接的掺杂区域。在该第一侧上使接触层沉积并且结构化，其中，由该接触层形成了接触结构，该接触结构具有在单元区的垂直于第一表面的投影中第一部段和在单元区之外的第二部段，其中，第二部段利用接口结构连接第一部段。在第一部段上并且与第一部段直接接触地在单元区的垂直的投影中形成电极结构，在单元区之外缺少该电极结构。
附图说明
附图介绍了本发明的实施方式的进一步理解并且构成了该说明书的一部分。附图示出了实施方式并且连同该说明书对本发明的基本思想进行阐述。本发明的其他实施方式和获得的优点中的几个基于以下详细地说明 而直接得出。附图的元件不必相互根据正确比例示出。相同的参考标号涉及彼此相应的元件和结构。
图1示出集成功率晶体管电路装置的根据一种实施方式的简化电路图。
图2A示出根据一种实施方式具有单元区的集成功率晶体管电路装置的部段的示意性俯视图，其中，接触结构具有平行于电极结构的边棱延伸的部段。
图2B示出沿着栅极沟槽通过图2A的集成功率晶体管电路装置部段的示意性横截面。
图2C示出沿着发射极区域通过图2A的集成功率晶体管电路装置部段的示意性横截面。
图3A示出根据本发明的另一种实施方式具有集成功率晶体管电路装置的示意性的侧视图。
图3B示出根据另一种实施方式的具有集成检测电路的集成功率晶体管电路装置的简化的框图。
图3C示出具有检测晶体管单元的集成功率晶体管电路装置的金属化层的示意性俯视图。
图4A示出集成功率晶体管电路装置在形成晶体管单元之后的部段的示意性俯视图，用于描述制造根据另一种实施方式的集成功率晶体管电路装置的方法。
图4B示出沿着栅极沟槽通过在图4A示出的部段的示意性横截面。
图4C示出沿着发射极区域通过在图4A中示出的部段的示意性横截面。
图5A示出在形成晶体管单元的上方沉积的介电层中的开口之后的、根据图4A的集成功率晶体管电路装置的部段。
图5B示出沿着栅极沟槽通过在图5A中示出的部段的示意性横截面。
图5C示出沿着发射极区域通过在图5A中示出的部段的示意性横截面。
图6A示出在接触层沉积并且使其结构化为接触结构之后的、图5A的集成功率晶体管电路装置的部段。
图6B示出沿着栅极沟槽通过在图6A中示出的部段的示意性横截面。
图6C示出沿着发射极区域通过在图6A中示出的部段的示意性横截面。
图7A示出在形成电极结构之后的、图6A的集成功率晶体管电路装置的部段。
图7B示出沿着栅极沟槽通过在图7A中示出的部段的示意性横截面。
图7C示出沿着发射极区域通过在图7A中示出的部段的示意性横截面。
图8示出用于描述制造根据另一种实施方式的集成功率晶体管电路装置的方法的简化的流程图。
具体实施方式
下面将参考附图详细地阐述实施例。然而本发明并不局限于这些具体所述的实施方式，而是能以适合的方式进行修改和转化。只要不排除这些情况，就可以将实施方式的单个的特征和特征组合适当地与其它的实施方式的单个特征和特征组合结合起来。
在下面根据附图详细地阐述实施例之前，应该指出的是，一致的元件在附图中设有一致的或者类似的参考标号并且放弃了对这些元件的重复说明。
此外，这些附图不必要按照比例地示出，这是因为其重点在于形象地示出和阐述基本原理。
图1示出具有电流测量功能的集成功率晶体管电路装置的简化电路图。多个并联的晶体管单元构成功率晶体管901。至少一个另外的晶体管单元构成检测晶体管902。功率晶体管901和检测晶体管902是场效应管。在场效应管中施加在栅极电极上的电势由此控制在漏极区域和源极区域之间的负载路段中的电流，即对应于该栅极电极的电场控制在漏极区域和源极区域之间的通道区域中的载流子分布。功率晶体管910和检测晶体管902的漏极区域彼此相连并且例如导向到漏极端口920上。功率晶体管901和检测晶体管902的栅极电极彼此相连。根据图1的实施方式，这两个栅极电极导向到一个共同的栅极端口930上。
检测晶体管902的源极区域导向到源极端口911上。检测晶体管902的源极区域与该源极端口分离地导向到检测源极端口912上。漏极端口920、栅极端口930、源极端口911和检测源极端口912能分别设计为接触衬垫（Pad）。检测晶体管902的晶体管单元与功率晶体管901设计相同。通常集成功率晶体管电路装置包括相同的晶体管单元，这些晶体管单元布置在多个单元区中，其中，布置在单元区中央的至少一个晶体管单元作为传感器单元进行布线。
为了测量负载电流要评估在功率晶体管901的源极区域的平均电势与检测晶体管902的源极区域上的电势之间的电压差。根据电势差估算出负载电流。如果所估算出的负载电流超过了预定义的阈值，那么控制电子装置能通过栅极端口930这样控制在栅极电极上的电势，限制或者调节减小负载电流。
为了测量功率晶体管901的源极电势，所选择的晶体管单元的源极区域的电势被分接并且经过分接导线（Tapping-Leitung）813导向到分接端口913上，该分接端口同样可以设计为接触衬垫。
在功率晶体管901的源极区域和源极端口911之间的连接至少是双层的，其中由第一材料构成的第一薄层直接接触源极区域，并且由第二材料构成的第二薄层形成了在源极区域和源极端口之间足够的低欧姆连接。相反在下面所述的实施方式中，在功率晶体管901的所选择的源极区域和分接端口913之间的分接导线仅仅具有第一层，而缺少第二层。
图2A，2B和2C在俯视图中和两个平行的横截面中示出集成功率晶体管电路装置的部段，其具有功率晶体管901的多个晶体管单元100。每个晶体管单元100都具有掺杂区域110，该掺杂区域形成在半导体基底190中，并且在该半导体基底190的第一侧上连接半导体基底190的第一表面101，这由图2C明显地看出。半导体基底190例如可以是单晶硅。该半导体基底190可以具有一个或者多个外延生长层，其具有不同的掺杂材料和不同的掺杂材料浓度和变化曲线。根据一种实施方式，除了起到源极区域作用的掺杂区域110以外，该半导体基底190还具有在该半导体基底190的与第一侧相对设置的第二侧面上的漏极层180和与该漏极层180连接的漂移层120。至少在单元区500内部在掺杂区域110和漂移层120之间设计有通道区域115，其传导类型与掺杂区域110、另一个掺杂区域180和漂移层120相反。例如掺杂区域110、另一个掺杂区域180和漂移区域120是n导通类型，而该通道区域115则是p导通类型。掺杂区域110和通道 区域115至少形成在单元区500中的晶体管单元100的范围内，并且在该单元区500的外部会缺少该掺杂区域和通道区域。
此外，晶体管单元100包括栅极导体结构112。栅极导体结构112可以布置在栅极沟槽118中，栅极沟槽从第一表面101出发延伸进入半导体基底190中，其中掺杂区域110布置在这些栅极沟槽118之间。这些栅极沟槽118条状地设计，并且沿着第一方向延伸。栅极导体结构112相对于包围的半导体基底190通过介电结构116来电绝缘。在栅极导体结构112和通道区域115之间，介电结构116分别构成了栅极介电体。施加在栅极导电结构112上的电势控制在掺杂区域110和另一个掺杂区域180之间的电流。在栅极沟槽118中除了栅极导体结构112以外，还可以形成场电极114（Feldelektrode）或者另一个与栅极导体结构112绝缘的结构。场电极114例如参照第一表面101可以设置在栅极导体结构112的下部。场电极114通过介电结构116相对于栅极导体结构112和包围的半导体基底190电绝缘。
在第一表面101上设计有介电层200。介电层200可以具有由不同的材料构成的一个、两个或者多个层。介电层200例如包括由氧化硅、氮化硅或者BPSG（硼磷硅玻璃Borphosphorsilikatglas）构成的层。
此外，在半导体基底190的第一侧上还设计有接触结构300，并且该接触结构与晶体管单元100的掺杂区域110导电连接。在单元区500的范围中，接触结构300具有第一部段310。接触结构300的第二部段320在形成单元区500的外部，并且利用接口结构与第一部段310在所示出的区域的外部相连接。接口结构例如是用于外部接触的接触衬垫，或者是集成功率晶体管电路装置的逻辑区域中的过渡部。集成功率晶体管电路装置此外具有电极结构391，该电极结构直接形成在接触结构300的第一部段310的至少一部分上，并且在第二部段320的上方缺少该电极结构。
根据一种实施方式，接触结构300的第二部段320具有一个或者多个第一子部段321，这些子部段分别在所选择的晶体管单元100的区域中从第一部段出发在第一方向上经过单元区500向外延伸，并且在并非为了测量所选择的晶体管单元100的区域中缺少该子部段。第二子部段322连接在一个或者多个第一子部段321上，并且沿着第二方向延伸，该第二方向与第一方向相交。根据一种实施方式，第二子部段322垂直于栅极沟槽118延伸。第二子部段322形成了图1的分接导线813的一个部段。分接导线与未选择的晶体管单元通过绝缘的材料空间上间隔开。
根据一种实施方式，掺杂区域110是晶体管单元100的源极区域，并且电极区域391是集成功率晶体管电路装置的源极电极。根据在图2A中示出的实施方式，接触结构300（分接导线）的第二子部段322平行于电极结构391的边棱延伸。
根据一种实施方式，集成功率晶体管电路装置附加地包括栅极电极393，其布置在半导体基底190的第一侧上并且栅极电极与栅极导体结构112电连接。根据一种实施方式，接触结构320（分接导线）的第二子部段322平行于栅极电极393的边棱延伸。接触结构300的第二子部段322可以在电极结构391的边棱和与此平行的电极结构391的边缘之间导向。
一个或者多个贯穿式接触结构293延伸经过在半导体基底190和接触结构300之间布置的介电层200。每个第一贯穿式接触结构293将栅极电极393和栅极导体结构112连接。根据一种实施方式第一贯穿式接触结构293和接触结构300由相同的材料或者是由多种相同的材料构成。第二贯穿式接触结构291延伸经过介电层200，并且将接触结构300与在单元区500中的掺杂区域110和通道区域115连接。第二贯穿式接触结构291和接触结构300根据另一个实施方式由相同的材料或者是相同的多种材料构成。
根据一种实施方式，接触结构300以及第一和第二贯穿式接触结构293，291包括钨层。钨层例如可以设置在由钛和铌钛合金构成的一个或者多个阻挡或者辅助层的下面。
紧接着在半导体基底190的与第一表面相对布置的第二平面上可以设置漏极电极392。源极电极391的、漏极电极392的和栅极电极393的材料分别是铝Al、铜Cu、或者由铝和铜组成合金AlCu，其具有或者没有其他混合物和中间层。
接触结构300的厚度最大大约为300纳米，例如最大为100nm。电极结构391和栅极电极393的厚度至少是1微米。
因为接触结构300由相对的薄层产生，所以第二子部段322和与该其连接的用于分接一个或者多个源极区域的电势的分接导线可以实现，用于测定与相邻的源极电极391或者与栅极电极393间距较小的负载电流。相反地，如果分接导线通常以电极结构391，393来实现，那么，取决于通过刻蚀过程对平面布置的要求，以便在这种计划的分接导线和相邻的源极电极391或者是相邻的栅极电极393之间设置多倍宽的间距，这导致了对有效的芯片面积的显著损害。如果接触结构300由一个层产生，该层在形成第一和第二贯穿式接触结构293，291的过程中并且为了连接贯穿式接触结构293，291而沉积在介电层200上，那么对分接导线的设置无需附加的过程步骤。因为功率晶体管单元的源极电势直接分接在所选择的功率晶体管单元的源极区域上，所以对源极电势的测量不会由于在源极区域和源极端子之间有高负载电流时形成的电压降而失真。由此集成功率晶体管电路装置的负载电流被精确地并且对有效的芯片面积无损伤地检测。
图3A涉及一种实施方式，其中，在所选择的源极区域（分接接触）和在集成功率晶体管电路装置外部的检测晶体管单元上的电势被评估。集成功率晶体管电路装置300相应地是具有集成电路的装置990的部分。除了集成功率晶体管电路装置900装置990还包括具有检测电路的集成检测 电路装置980，用于确定和控制负载电流。集成检测电路装置980和集成功率晶体管电路装置900可以布置在共同的载体上或者设置在不同的壳体中。根据在图3A所示出的实施方式中，这两个集成电路980，900的半导体本体彼此固定地连接。例如集成功率晶体管电路装置900包括与接触结构300（分接导线）的第二子部段322电连接的分接端口913，和与集成功率晶体管电路装置900的检测晶体管单元连接的检测源极端口912。集成检测电路装置例如通过键合线与分接端口和检测端口913，912电连接。在集成检测电路装置980中的检测电路中的评估和控制功能依据信号来探测晶体管单元100的过载条件，该信号由集成功率晶体管电路装置900经过分接端口和检测端口913，912传输。
图3B涉及一种实施方式，其中具有评估和控制功能的检测电路950连同功率晶体管901和检测晶体管902一起形成在相同的半导体基底上。
图3C示出集成功率晶体管电路装置的极度示意性的俯视图。在源极电极391的下面，具有晶体管单元的单元区布置在半导体基底中。晶体管单元沿着沟槽设计，这些沟槽在半导体基底中沿着y方向延伸。布置在这些沟槽中的栅极导体结构在与单元区外部的沟槽接触的栅极电极393的延长部中。在集成功率晶体管电路装置的中央区域中的晶体管单元作为检测晶体管单元使用并且被连接。检测晶体管单元的源极电势经过检测导线400与源极电极391分离地导向检测源极端口912。栅极电极391例如可以导向栅极端口930。一个或者多个功率晶体管单元的源极区域经过分接导线813导向到分接端口913。因为分接导线813由薄接触层产生，所以在分接导线813和源极电极391或者是栅极电极393之间仅仅需要很短的间距。
相应于图4A，4B和4C在半导体基底190中首先沿着沟槽118形成晶体管单元100。在半导体基底190中为此紧接着在第一表面101上形成掺杂区域110，掺杂区域在完成的功率晶体管电路装置中可以起到源极区域的作用。在半导体基底190的与第一侧相对设置的第二侧上形成了另一 个掺杂区域180，该掺杂区域在完成的集成功率晶体管电路装置中可以作为漏极区域而使用。漂移区域120可以与该另一个掺杂区域118连接。掺杂区域110至少在单元区的区域中形成，或者可以经过该单元区延伸出。至少在单元区的区域中，在掺杂区域110和漂移区域120之间设计有通道区域115，该通道区域的传导类型与掺杂区域110的相反。这些栅极沟槽118彼此平行并且以彼此规律的间距来设计。在这些沟槽118中，在通道区域115的高度上设计栅极导体结构112。参考第一表面101在栅极导体结构112的下面，可以在这些栅极沟槽118中分别设有场电极114。介电结构116将栅极导体结构112、场电极114和半导体基底190彼此电分离。
相应于图5A，5B，5C，在第一表面101上设有介电层200，例如通过沉积氧化硅或者BPSG。在该介电层200中引入开口299，这些开口在单元区500中暴露出掺杂区域110和通道区域115，并且在单元区500之外暴露出栅极导体结构112。图5B示出暴露的栅极导体结构112并且图5C示出暴露的掺杂区域110和暴露的通道区域115。根据这些示出的实施方式，这些开口299延伸到栅极导体结构112中或者至少延伸直至通道区域115的上部边棱或者进入该通道区域中。在介电层200上沉积有接触层，该接触层填充这些开口299，并且紧接着以光刻工艺来结构化。
如在图6A，6B，6C所示出的，沉积的接触层的材料填充了开口299并且形成了至栅极导体结构112的第一贯穿式接触结构293以及至掺杂区域110和通道区域115的第二贯穿式接触结构291。根据一种实施方式，接触层300的沉积包括钨层的沉积。根据另一种实施方式，接触层的沉积包括在沉积钨层之前附加地沉积阻挡和辅助层。阻挡和辅助层例如可以包含钛和氮化钛或者由此组成。
由接触层产生的接触结构300在单元区500中具有第一部段310。第二部段320包括一个或者多个第一子部段321和第二子部段322，这些子部段对于所选择的晶体管单元100在通过栅极沟槽118的纵向方向预定义的方向上经过在单元区500延伸出，第二子部段与这个第一或者这些第一 子部段321直接连接，并且在与栅极沟槽118的纵向方向相交、例如以直角相交的方向上延伸。与其紧邻地，该接触结构300可以具有其他部段350，这些其他部段与第一和第二部段310，320电绝缘并且在空间上分离，例如在栅极电极和其他金属化部的区域中。同样地，接触结构300可以具有在第一部段310和第二部段320之间的其他部段。
因为接触层相对很薄，所以通过接触结构300的第二子部段322构成的分接导线与其他部段、例如与第一部段310和其他部段350间距较短地设计。这些间距可以例如是几个10纳米。根据一种实施方式，在分接导线和第一部段310之间的间距，或者是在分接导线和另一个部段350之间的间距最大为100纳米。紧接着，在该接触结构300上涂覆相对较厚的金属化层并且结构化。该金属化层例如由铝铜合金构成。该金属化层的厚度至少为一微米、十微米或者更厚。为了刻蚀出相邻的和彼此电绝缘的电极结构（例如源极电极391和栅极电极393）的宽间距，要求该金属化层的层厚度较厚。
图7A，7B，7C示出由厚金属化层产生的源极电极391和栅极电极393以及在半导体基底190的与第一侧相对设置的侧面上的漏极电极392。根据所示出的实施方式，第二贯穿式接触结构291分别在它们的全部长度上穿过介电层200和掺杂区域110延伸，使得该掺杂区域110与侧壁和第二贯穿式接触结构291底部上的通道区域115电连接。根据另一种实施方式，第二贯穿式接触结构291交替地与掺杂区域110和通道区域115接触，其中，该第二贯穿式接触结构291逐段地作为平面触点安置在掺杂区域110上。
图8示出了用于制造根据一种实施例的集成功率晶体管电路装置的示意性方法。在半导体基底中设计有晶体管单元，其中，在该半导体基底的第一侧上的每个晶体管单元都具有与该半导体基底的第一侧邻接的掺杂区域（802）。在该半导体基底的第一侧的上方沉积接触层（804）。将该接触层结构化（806），其中，由该接触层构成接触结构。接触结构具有在 单元区中的第一部段和在单元区之外的第二部段，该第二部段利用接口结构与第一部段连接。在第一部段上并且与第一部段直接接触地形成电极结构，在第二部段上方缺少该电极结构（808）。

Claims (20)

1.一种集成功率晶体管电路装置，其特征在于，
至少一个布置在单元区(500)中的晶体管单元(100)，所述晶体管单元具有掺杂区域(110)，所述掺杂区域形成在半导体基底(190)中，并且在所述半导体基底(190)的第一侧上邻接于第一表面(101)；
电极结构，所述电极结构在所述半导体基底(190)的所述第一侧上形成在所述单元区(500)垂直于所述第一表面(101)的投影中；并且
接触结构(300)，所述接触结构形成在所述半导体基底(190)的所述第一侧上，并且与所述掺杂区域(110)和所述电极结构导电连接，其中，所述接触结构(300)具有在所述电极结构和所述半导体基底(190)之间的第一部段(310)以及在所述单元区(500)外部的第二部段(320)，并且所述第二部段(320)利用接口结构连接所述第一部段(310)，
所述掺杂区域(110)设计为带状的并且沿着第一方向延伸；并且所述第二部段(320)具有一个或者多个分别从所述第一部段(310)出发在所述第一方向上延伸的第一子部段(321)和第二子部段(322)，所述第二子部段连接一个或者多个所述第一子部段(321)，并且自身沿着第二方向延伸，所述第二方向与所述第一方向相交，所述第二子部段(322)设计为带状并且平行于所述电极结构的直线边棱延伸。
2.根据权利要求1所述的集成功率晶体管电路装置，其特征在于，所述掺杂区域(110)构成所述晶体管单元(100)的源极区域和所述电极结构构成源极电极(391)。
3.根据权利要求1或2所述的集成功率晶体管电路装置，其特征在于，所述晶体管单元(100)中的每一个都具有栅极导体结构(112)，所述集成功率晶体管电路装置还包括栅极电极(393)，所述栅极电极布置在所述第一侧上并且与所述栅极导体结构(112)电连接；并且所述第二子部段(322)设计为带状并且平行于所述栅极电极(393)的直线边棱延伸。
4.根据权利要求3所述的集成功率晶体管电路装置，其特征在于，在与所述半导体基底(190)的所述第一侧相对设置的第二侧上的另一个掺杂区域(180)，其中，所述掺杂区域(110)和所述另一个掺杂区域(180)具有相同的传导类型，并且通过施加在所述栅极导体结构(112)上的电势能控制在所述掺杂区域(110)和所述另一个掺杂区域(180)之间的电流。
5.根据权利要求3所述的集成功率晶体管电路装置，其特征在于，
介电层(200)，所述介电层布置在所述第一表面(101)和所述接触结构(300)之间，并且
在所述单元区(500)外部的多个第一贯穿式接触结构(293)，其中，每个所述第一贯穿式接触结构(293)都穿过所述介电层(200)延伸，并且所述栅极电极(393)与所述栅极导体结构(112)中的一个电连接，其中
所述第一贯穿式接触结构(293)和所述接触结构(300)的至少一个直接与所述介电层(200)相邻的部分层由相同材料构成。
6.根据权利要求3所述的集成功率晶体管电路装置，其特征在于，所述栅极导体结构(112)设置在栅极沟槽(118)中，所述栅极沟槽从所述第一表面(101)出发延伸进入所述半导体基底(190)中。
7.根据权利要求1或2所述的集成功率晶体管电路装置，其特征在于，
介电层(200)，所述介电层布置在所述第一表面(101)和所述接触结构(300)之间，以及
在所述单元区(500)中的多个第二贯穿式接触结构(291)，其中，所述第二贯穿式接触结构(291)穿过所述介电层(200)延伸，并且所述接触结构(300)与所述掺杂区域(110)电连接，其中，所述第二贯穿式接触结构(291)和所述接触结构(300)由相同材料构成。
8.根据权利要求1或2所述的集成功率晶体管电路装置，其特征在于，所述接触结构(300)的厚度最大为300纳米，并且所述电极结构的厚度至少为1微米。
9.根据权利要求1或2所述的集成功率晶体管电路装置，其特征在于，分接端口(913)与所述接触结构(300)的所述第二子部段(322)电连接。
10.根据权利要求9所述的集成功率晶体管电路装置，其特征在于，
检测导线(400)，所述检测导线形成在所述第一侧上并且与至少一个没有与所述电极结构连接的掺杂区域(110)电连接；并且
检测源极端口(912)，所述检测源极端口与所述检测导线(400)电连接。
11.根据权利要求1或2所述的集成功率晶体管电路装置，其特征在于，检测电路(950)与所述接触结构(300)的所述第二子部段(322)电连接，其中所述检测电路(950)适用于基于另外的通过所述接触结构(300)的所述第二部段(320)分接并传输的信号，探测所述晶体管单元(100)的过载条件。
12.根据权利要求11所述的集成功率晶体管电路装置，其特征在于，
检测导线(400)，所述检测导线形成在所述第一侧上并且与至少一个没有与所述电极结构连接的掺杂区域(110)和与所述检测电路(950)电连接，其中，
所述检测电路(950)适用于基于另外的通过所述检测导线(400)分接并传输的信号，探测所述过载条件。
13.一种具有集成电路的装置特征在于，
根据权利要求10所述的集成功率晶体管电路装置(900)，
集成检测电路装置(980)，所述集成检测电路装置具有检测电路，其中，所述检测电路与所述集成功率晶体管电路装置(900)的所述分接端口和所述检测源极端口(913，912)连接，并且适用于，基于由所述集成功率晶体管电路装置(900)经过所述分接端口和所述检测源极端口(912，913)传输的信号探测所述晶体管单元(100)的过载条件。
14.一种用于制造集成功率晶体管电路装置的方法，其特征在于，
在单元区(500)中形成至少一个晶体管单元(100)，其中，每个所述晶体管单元(100)都具有形成在半导体基底(190)中并且在所述半导体基底(190)的第一侧上与所述半导体基底(190)的第一表面(101)邻接的掺杂区域(110)；
在所述第一侧上沉积接触层；
对所述接触层进行结构化，其中，由所述接触层构成接触结构(300)，所述接触结构具有在所述单元区(500)垂直于所述第一表面(101)的投影中的第一部段(310)和在所述单元区(500)之外的第二部段(320)，所述第二部段利用接口结构与所述第一部段(310)连接；并且
在所述第一部段上并且与所述第一部段(310)直接接触地在所述单元区(500)的垂直投影中形成电极结构，并且在所述单元区(500)之外缺少所述电极结构，
所述掺杂区域(110)形成为带状的并且沿着第一方向延伸；并且所述第二部段(320)具有一个或者多个分别从所述第一部段(310)出发在所述第一方向上延伸的第一子部段(321)和第二子部段(322)，所述第二子部段连接一个或者多个所述第一子部段(321)，并且自身沿着第二方向延伸，所述第二方向与所述第一方向相交，所述第二子部段(322)形成为带状并且平行于所述电极结构的直线边棱延伸。
15.根据权利要求14的方法，其中，所述电极结构(391)的形成包括：
在结构化的所述接触结构(300)上沉积出电极层，和
将所述电极层结构化，其中，在连接所述单元区(500)并具有所述接触结构(300)的所述第二部段(320)的区域中移除所述电极层。
16.根据权利要求14或15中任一项所述的方法，其特征在于，在沉积所述接触层之前，在所述第一表面(101)上设置介电层(200)。
17.根据权利要求16所述的方法，其特征在于，在所述单元区(500)中的所述介电层(200)中形成开口(299)，用于在所述接触层的所述沉积之前逐段地暴露出所述掺杂区域(110)。
18.根据权利要求17所述的方法，其特征在于，在所述接触层的所述沉积过程中填充在所述介电层(200)中的所述开口(299)，其中在所述开口(299)中形成有由所述接触层的材料构成的第二贯穿式接触结构。
19.根据权利要求16所述的方法，其特征在于，在所述接触层的所述沉积之前设置栅极导体结构(112)；并且在所述介电层(200)中设置开口(299)，用于在所述接触层的所述沉积之前逐段地暴露出所述栅极导体结构(112)。
20.一种集成功率晶体管电路装置，其特征在于，
一个或多个形成在单元区(500)中的晶体管单元(100)，其中，每个所述晶体管单元(100)都具有掺杂区域(110)，所述掺杂区域形成在半导体基底(190)中并且在所述半导体基底(190)的第一侧上与第一表面(101)邻接；
接触结构(300)，所述接触结构设置在所述半导体基底(190)的所述第一侧上，并且与所述掺杂区域(110)导电连接，其中，所述接触结构(300)具有在所述单元区(500)的垂直于所述第一表面(101)的投影中的第一部段(310)，并且第二部段(320)利用接口结构与所述第一部段(310)连接；和
电极结构(391)，所述电极结构形成在所述第一部段(310)上部并且与所述第一部段(310)导电连接，并且在所述第二部段(320)上部缺少所述电极结构，
所述掺杂区域(110)设计为带状的并且沿着第一方向延伸；并且所述第二部段(320)具有一个或者多个分别从所述第一部段(310)出发在所述第一方向上延伸的第一子部段(321)和第二子部段(322)，所述第二子部段连接一个或者多个所述第一子部段(321)，并且自身沿着第二方向延伸，所述第二方向与所述第一方向相交，所述第二子部段(322)设计为带状并且平行于所述电极结构的直线边棱延伸。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012102533B3 (de) 2012-03-23 2013-08-22 Infineon Technologies Austria Ag Integrierte Leistungstransistorschaltung mit Strommesszelle und Verfahren zu deren Herstellung sowie eine Anordnung diese enthaltend
DE102016100548B8 (de) 2016-01-14 2017-08-17 Infineon Technologies Austria Ag Prozessieren eines Halbleiterbauelements
DE102016111844A1 (de) 2016-06-28 2017-12-28 Infineon Technologies Ag Leistungshalbleitervorrichtung
JP6750994B2 (ja) * 2016-09-29 2020-09-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101996957A (zh) * 2009-08-18 2011-03-30 株式会社电装 具有半导体芯片和金属板的半导体设备及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
JP2001185614A (ja) * 1999-12-22 2001-07-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6683375B2 (en) * 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
EP1781795B1 (en) * 2004-06-30 2011-01-19 Pioneer-Hi-Bred International, Inc. Methods of protecting plants from pathogenic fungi
AT504998A2 (de) * 2005-04-06 2008-09-15 Fairchild Semiconductor Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben
US7943990B2 (en) * 2005-08-17 2011-05-17 International Rectifier Corporation Power semiconductor device with interconnected gate trenches
JP5147203B2 (ja) * 2006-06-30 2013-02-20 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置
SE530415C2 (sv) * 2006-09-04 2008-05-27 Nanospace Ab Gastrustor
WO2009102651A2 (en) * 2008-02-14 2009-08-20 Maxpower Semiconductor Inc. Edge termination with improved breakdown voltage
US8221189B2 (en) * 2008-08-01 2012-07-17 Bragel International, Inc. Attachable breast form enhancement system
JP2010177454A (ja) * 2009-01-29 2010-08-12 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
US8097918B2 (en) * 2009-08-14 2012-01-17 Infineon Technologies Ag Semiconductor arrangement including a load transistor and sense transistor
JP6008377B2 (ja) * 2010-03-03 2016-10-19 ルネサスエレクトロニクス株式会社 Ｐチャネル型パワーｍｏｓｆｅｔ
DE102012102533B3 (de) 2012-03-23 2013-08-22 Infineon Technologies Austria Ag Integrierte Leistungstransistorschaltung mit Strommesszelle und Verfahren zu deren Herstellung sowie eine Anordnung diese enthaltend
US8928066B2 (en) * 2013-02-04 2015-01-06 Infineon Technologies Austria Ag Integrated circuit with power and sense transistors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101996957A (zh) * 2009-08-18 2011-03-30 株式会社电装 具有半导体芯片和金属板的半导体设备及其制造方法

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Publication number Publication date
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