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CN102412292A - 半导体装置 - Google Patents

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CN102412292A
CN102412292A CN201110275417.5A CN201110275417A CN102412292A CN 102412292 A CN102412292 A CN 102412292A CN 201110275417 A CN201110275417 A CN 201110275417A CN 102412292 A CN102412292 A CN 102412292A
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CN
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semiconductor device
nitride semiconductor
semiconductor layer
active area
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引田正洋
柳原学
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Matsushita Electric Industrial Co Ltd
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Abstract

本发明目的在于提供一种常截止型半导体装置，能够降低截止时的漏电流，适用于功率开关元件，具有：衬底(101)；在衬底(101)之上形成的无掺杂GaN层(103)；在无掺杂GaN层(103)之上形成的无掺杂AlGaN层(104)；在无掺杂(GaN)层103或无掺杂AlGaN层(104)之上形成的源极电极(107)以及漏极电极(108)；在无掺杂AlGaN层(104)之上形成的、在源极电极(107)和漏极电极(108)之间配置的p型GaN层(105)；在p型GaN层(105)之上形成的栅极电极(106)；无掺杂GaN层(103)具有包含沟道的有源区(113)和不包含沟道的非有源区(112)；p型GaN层(105)以围绕源极电极(107)的方式而配置。

Description

半导体装置
技术领域
本发明涉及半导体装置，该半导体装置能够适用于在例如电视机等民用设备的电源电路中使用的功率开关元件(power switching element)。
背景技术
近年，作为功率开关元件，采用氮化镓(GaN)系的材料的场效应晶体管(FET：Field Effect Transistor)的研究非常活跃。由于GaN等氮化物半导体材料能够与氮化铝(AlN)、氮化铟(InN)制作各种各样的混晶，因此与以往的砷化镓(GaAs)等的砷系半导体材料同样，能够制作异质结。特别是，在氮化物半导体的异质结中，在其异质界面处，具有通过自发极化和压电极化、即使在无掺杂的状态下也产生高浓度的载流子的特征。结果，采用氮化物半导体制作FET的情况下，容易形成耗尽型(常导通(normallyon)型)，而难以获得增强型(常截止(normally off)型)的特性。但是，当前功率电子设备市场上使用的器件几乎都是常截止型，即使对于GaN系的氮化物半导体装置，也强烈需要常截止型。
作为实现常截止型FET的构造，提出了在栅极部形成p型GaN层的结型场效应晶体管(JFET：Junction Field Effect Transistor)(例如，参照专利文献1)。在JFET构造中，在由无掺杂GaN构成的沟道层和由AlGaN构成的阻挡层(barrier layer)之间的异质界面(hetero-interface)处产生的压电极化，通过在由AlGaN构成的阻挡层和由p型GaN层之间的异质界面处产生的压电极化而被抵消。由此，能够减小由p型GaN层形成的栅极部紧下方的二维电子气浓度，能够实现常截止特性。此外，通过对栅极使用与肖特基结相比内建电势(built-in potential)更大的pn结，能够增大栅极的开启电压，具有即使施加正的栅极电压也能够减小栅极漏电流的优点。
【现有技术文献】
【专利文献】
【专利文献1】日本特开2005-244072号公报
图10(a)是表示由氮化物半导体构成的JFET的构造的俯视图。另外，图10(b)是表示同一JFET的详细构造的俯视图(将图10(a)的A部放大了的图)。另外，图10(c)是表示同一JFET的详细构造的剖视图(图10(b)的AA’剖视图)。
栅极宽度超过几毫米的规模的FET中，为了有效地配置电极，如图10(a)所示，一般采用梳型构造，该梳型构造是按顺序配置有源极电极207、栅极电极206以及漏极电极208的布局(layout)的重复构造。在梳型构造的JFET中，栅极电极206与其下方的P型GaN层205一起横穿存在载流子的有源区(active region)213并延伸至不存在载流子的非有源区212。非有源区(inactive region)212是必要的区域，用于定义有源区213的边界、与其他元件进行分离、以及降低电极焊盘(electrode pad)及布线等的形成区域的寄生电容。如图10(b)以及图10(c)所示，非有源区212上方的p型GaN层205通过离子注入法而与沟道一起被高电阻化，或者通过蚀刻而成为不存在载流子的状态。
然而，图10的由氮化物半导体构成的JFET中，如图11所示，在漏极电流-栅极电压特性中，漏极电流的上升并不陡峭，结果，尽管具有阈值电压为1V左右的常截止特性，也存在栅极电压为0的截止时的漏电流大的问题。考虑面向功率开关元件的应用的情况下，为了减小截止时的导通损失，需要充分减小漏电流。
可以考虑，该截止时的漏电流路径是如图10(b)放大所示的、栅极电极206横穿的部分的有源区213与非有源区212之间的界面。由氮化物半导体形成的JFET中，通过位于沟道之上的p型GaN层205的电势来控制载流子浓度，得到导通/截止状态，但是可以考虑，由于在与非有源区212之间的界面处与有源区213内的电势不同，因此产生漏电流。从如图10(c)所示的栅指(gate finger)方向的剖视图来看，可以考虑，栅极电压为0的情况下，有源区213内的载流子完全消失，但是在与非有源区212之间的界面的沟道部分，载流子并非完全消失。
发明内容
本发明鉴于上述课题，目的在于，提供一种常截止型半导体装置，能够降低截止时的漏电流并适用于功率开关元件。
为了解决上述课题，关于本发明一实施方式的半导体装置，具备：衬底；第1氮化物半导体层，形成在上述衬底之上；第2氮化物半导体层，形成在上述第1氮化物半导体层之上，与上述第1氮化物半导体层相比禁带宽度大；源极电极及漏极电极，形成在上述第1氮化物半导体层或上述第2氮化物半导体层之上；p型的第3氮化物半导体层，形成在上述第2氮化物半导体层之上，配置在上述源极电极和上述漏极电极之间；以及栅极电极，形成在上述第3氮化物半导体层之上。上述第1氮化物半导体层具有包含沟道的有源区和不包含沟道的非有源区，上述第3氮化物半导体层以围绕上述源极电极及上述漏极电极中的至少一个的方式而配置。
根据该结构，能够降低栅极电压为0的截止时的漏电流。
如上所述，根据本发明一实施方式的半导体装置，能够实现降低栅极电压为0的截止时的漏电流、并且降低导通电阻的常截止型半导体装置。即，能够实现常截止型JFET。
附图说明
本发明的优点及特征可通过以下的结合附图所描述的具体实施方式而得知，其中：
图1(a)是表示本发明的第1实施方式的半导体装置的构造的俯视图。图1(b)是表示同一半导体装置的详细构造的俯视图(将图1(a)的A部放大了的图)。图1(c)是表示同一半导体装置的详细构造的剖视图(图1(b)的AA’的剖视图)。
图2是表示本发明的第1实施方式的半导体装置的构造的剖视图(图1(a)的BB’的剖视图)。
图3是表示本发明的第1实施方式的半导体装置的漏极电流-栅极电压特性的图。
图4(a)是表示本发明的第1实施方式的第1变形例的半导体装置的构造的俯视图。图4(b)是表示同一半导体装置的详细构造的俯视图(将图4(a)的A部放大了的图)。图4(c)是表示同一半导体装置的详细构造的剖视图(图4(b)的AA’的剖视图)。
图5是表示本发明的第1实施方式的第2变形例的半导体装置的构造的俯视图。
图6是表示本发明的第1实施方式的第3变形例的半导体装置的构造的剖视图(图1(a)的BB’的剖视图)。
图7是表示本发明的第1实施方式的第4变形例的半导体装置的构造的剖视图(图1(a)的BB’的剖视图)。
图8是表示本发明的第2实施方式的半导体装置的构造的俯视图。
图9是表示本发明的第2实施方式的半导体装置的详细构造的剖视图(图8的BB’的剖视图)。
图10(a)是表示由氮化物半导体构成的JFET的构造的俯视图。图10(b)是表示同一JFET的详细构造的俯视图(将图10(a)的A部放大了的图)。图10(c)是表示同一JFET的详细构造的剖视图(图10(b)的AA’的剖视图)。
图11是表示图10的JFET的漏极电流-栅极电压特性的图。
具体实施方式
以下，参照附图，对本发明的实施方式进行说明。
并且，在附图中，对于本质上表示同一结构、动作以及效果的要素附加同一符号。另外，关于以下记述的数值，全部是为了具体地说明本发明而例示的，本发明并不限于例示的数值。并且，晶体管的源极电极以及漏极电极在绝大多数情况下具有相同的构造以及功能，通常不明确地进行区分，但在以下的说明中，出于方便的考虑，将被输入信号的电极标记为源极电极，将输出信号的电极标记为漏极电极。
(第1实施方式)
图1(a)是表示本发明的第1实施方式的半导体装置的构造的俯视图(top view)。另外，图1(b)是表示同一半导体装置的详细构造的俯视图(将图1(a)的A部放大了的图)。另外，图1(c)是表示同一半导体装置的详细构造的剖视图(图1(b)的AA’的剖视图)。图2是表示同一半导体装置的详细构造的剖视图(图1(a)的BB’的剖视图)。
如图2所示，本实施方式的半导体装置是由氮化物半导体构成的JFET，具备：例如由蓝宝石构成的衬底101；在衬底101的例如(0001)面上形成的例如厚度为100nm的由AlN构成的缓冲层102；在缓冲层102之上形成的厚度2μm的无掺杂GaN层(i-GaN层)103；在无掺杂GaN层103之上形成的厚度25nm、Al组分比15％的无掺杂AlGaN层(i-AlGaN层)104；在无掺杂AlGaN层104的栅极区域之上形成的厚度100nm的p型GaN层105；在p型GaN层105之上形成的栅极电极106；在无掺杂AlGaN层104之上形成的源极电极107、漏极电极108以及绝缘膜111；经由接触件(contact)而与源极电极107连接的源极布线109；经由接触件而与漏极电极108连接的漏极布线110。
这里，“无掺杂”的意思是，不有意地导入杂质。另外，无掺杂GaN层103是沟道层，作为本发明的第1氮化物半导体层的一个例子。另外，无掺杂AlGaN层104是阻挡层，作为本发明的第2氮化物半导体层的一个例子，与第1氮化物半导体层相比禁带宽度(bandgap energy)大。另外，p型GaN层105是构成栅极的栅极层，作为本发明的第3氮化物半导体层的一个例子，并配置在源极电极107和漏极电极108之间。
无掺杂GaN层103以及无掺杂AlGaN层104具有有源区113和非有源区112，该有源区113包含沟道(载流子)(形成沟道)，该非有源区112不包含沟道(载流子)(不形成沟道)。p型GaN层105以围绕源极电极107的方式而配置。
这里，非有源区112是通过非导电型杂质的离子注入等方式而被高电阻化后的无掺杂GaN层103以及无掺杂AlGaN层104的一个区域，有源区113是除此以外的没有被高电阻化的其他区域。
在p型GaN层105上设置有与p型GaN层105进行欧姆接触的由Pd构成的栅极电极106。在无掺杂AlGaN层104上设置有与沟道进行欧姆接触的由Ti层和Al层构成的源极电极107以及漏极电极108，该沟道形成在无掺杂AlGaN层104和无掺杂GaN层103之间的界面处。在栅极电极106、源极电极107以及漏极电极108之间，夹持设置有例如由SiN构成的绝缘膜111。在源极电极107上设有源极布线109，在漏极电极108上设有漏极布线110。
在无掺杂AlGaN层104上，p型GaN层105和栅极电极106形成在偏于源极电极107一侧的位置。这是由于，通过使栅极电极106和漏极电极108之间的距离变大，从而缓和在施加了较高的漏极电压时产生的电场，提高半导体装置的击穿电压。
P型GaN层105的大部分被掺杂1×1019cm-3左右的Mg(镁)，达到1×1018cm-3左右的载流子浓度，但在栅极电极106的紧下方的10nm左右处，被掺杂1×1020cm-3左右的Mg。
如图1(a)所示，本实施方式的半导体装置中采用梳型构造，该梳型构造是按顺序配置有源极电极107、栅极电极106以及漏极电极108的布局(layout)的重复构造。在梳形构造的外侧(有源区113的外侧)，设置通过例如B(硼)、Fe(铁)等的离子注入而形成的非有源区112，源极布线109、漏极布线110以及栅极电极106延伸至非有源区112上。栅极电极106与其之下的P型GaN层105一起横穿存在载流子的有源区113，换句话说，横穿非有源区112和有源区113之间的界面，并延伸至不存在载流子的非有源区112。非有源区112是必要区域，用于定义有源区113的边界、与其他元件进行分离、以及降低电极焊盘和布线等的形成区域的寄生电容。如图1(b)以及图1(c)所示，非有源区112内的p型GaN层105通过离子注入法而与沟道一起被高电阻化，或者通过蚀刻而成为不存在载流子的状态。
在本实施方式的半导体装置中，p型GaN层105以围绕源极电极107周边的方式配置，非有源区112以与p型GaN层105相接的方式形成。通过这样的结构，从源极电极107到达漏极电极108的电子一定会从有源区113内部的p型GaN层105下方的沟道通过，因此不存在图10的半导体装置所存在的从栅极区域通过时的有源区113与非有源区112之间的界面的路径。因此，能够降低使栅极电压为0而切断漏极电流时的漏电流。
图3表示本实施方式的半导体装置的漏极电流-栅极电压特性。并且，图3表示漏极电压为10V时的特性。
在图3中，从栅极电压为1V附近开始，漏极电流陡峭上升，栅极电压为0时，漏极电流为1×10-9A/mm左右，本实施方式的半导体装置作为常截止型晶体管而实现了足够小的漏电流。
(第1变形例)
图4(a)是表示本实施方式的第1变形例的半导体装置的构造的俯视图。另外，图4(b)是表示同一半导体装置的详细构造的俯视图(将图4(a)的A部放大了的图)。另外，图4(c)是表示同一半导体装置的详细构造的剖视图(图4(b)的AA’的剖视图)。并且，同一半导体装置的剖视图(图4(a)的BB’的剖视图)与图2同样。
本变形例的半导体装置与本实施方式的半导体装置的不同点在于：非有源区112不与p型GaN层105相接，而是形成在离开的位置，p型GaN层105配置为，不横穿非有源区112与有源区113之间的界面。
通过这样的结构，也能够降低栅极电压为0的截止时的漏电流。然而，尽管p型GaN层105和非有源区112之间的区域是有源区113，但却是不贡献漏极电流的区域，因此与本实施方式的半导体装置相比较，本变形例的半导体装置具有寄生电容、元件面积增大的缺点。
(第2变形例)
图5是表示本实施方式的第2变形例的半导体装置的构造的俯视图。并且，同一半导体装置的剖视图(图5的BB’的剖视图)与图2同样。
本变形例的半导体装置与本实施方式的不同点在于：栅极电极106也与p型GaN层105一起以围绕源极电极107周边的方式配置。
如果p型GaN层105中的空穴浓度为1×1018cm-3左右，则通过如本实施方式的半导体装置那样、仅由p型GaN层105围绕源极电极107，从而达到充分的漏电流降低的效果。然而，p型GaN层105的Mg的活化率(activation rate)为10％以下而非常低，从而低电阻化在技术上难度很高，因此，为了即使在空穴浓度低的情况下也能够可靠地降低漏电流，如本变形例的半导体装置那样，栅极电极106也围绕源极电极107周边的构造是有效的。
(第3变形例)
图6是表示本实施方式的第3变形例的半导体装置的从源极电极107到漏极电极108的构造的剖视图(图1(a)的BB’的剖视图)。并且，同一半导体装置的俯视图与图1同样。
本变形例的半导体装置与本实施方式的半导体装置的不同点在于：在无掺杂AlGaN层104中的栅极部分(设置栅极电极106以及p型GaN层105的部分)，形成作为凹部的栅极凹进(gate recess)601，以在栅极凹进601内部将栅极凹进601填埋的方式形成有p型GaN层105。另外，本变形例的半导体装置与本实施方式的半导体装置的不同点还在于：在无掺杂AlGaN层104中的设置有源极电极107以及漏极电极108的部分，形成欧姆凹进(ohmic recess)602，在无掺杂GaN层103上，以填埋欧姆凹陷602的方式形成有源极电极107以及漏极电极108。栅极凹进601的深度例如设为35nm，栅极凹进601下的无掺杂AlGaN层104的厚度设为25nm，成为与本实施方式的无掺杂AlGaN层104相同的膜厚。欧姆凹进602贯通无掺杂AlGaN层104，到达无掺杂GaN层103的内部。
通过这样的结构，可获得使栅极电压为0的截止时的漏电流降低的常截止型的半导体装置，并且，栅极电极106与源极电极107之间以及栅极电极106与漏极电极108之间的无掺杂AlGaN层104变得较厚而为60nm，因此二维电子气浓度增加且沟道电阻下降，结果能够实现低导通电阻化。
并且，由于栅极电极106与漏极电极108之间的沟道从表面远离，因此能够降低表面能级(surface level，表面準位)产生的影响。结果，能够抑制由表面能级引起的电流崩塌(current collapse)。电流崩塌通常被认为由在表面能级被捕获的电子引起。在发生电流崩塌的半导体装置中，当截止时施加了几十V左右的高漏极偏置(drain bias)的情况下，由于在无掺杂AlGaN层104的表面能级被捕获的电子，使得栅极电极106与漏极电极108之间的二维电子气也被耗尽。由于在表面能级被捕获的电子的放出时间与捕获时间相比较慢，因此在使栅极刚刚导通之后，栅极电极106与漏极电极108之间的耗尽层也较宽阔。因此，认为沟道未完全打开、沟道电阻增大。另一方面，在具备较厚的无掺杂AlGaN层104的本变形例的半导体装置中，沟道与表面之间的距离增大。因此，当截止时施加了高漏极偏置的情况下，栅极电极106与漏极电极108之间的二维电子气也不会被耗尽。因而，即使在使栅极刚刚导通之后，沟道也完全打开而沟道电阻不增大。
进而，源极电极107与漏极电极108采用以下结构，即：经由欧姆凹进602，从侧面与沟道直接接触。通过这样的构造，能够降低源极电极107与漏极电极108的接触电阻(contact resistance)，结果能够实现低导通电阻化。
(第4变形例)
图7是表示本实施方式的第4变形例的半导体装置的构造的剖视图(图1(a)的BB’的剖视图)。并且，同一半导体装置的俯视图与图1同样。
本变形例的半导体装置与第3变形例的半导体装置的不同点在于：还具备栅极绝缘膜701，成为在p型GaN层105与栅极电极106之间夹持并形成例如由SiN构成的栅极绝缘膜701的构造。
通过这样的结构，从栅极电极106流向p型GaN层105的电流被栅极绝缘膜701阻止，因此，除了图6的半导体装置的优点即泄露降低和低导通电阻以外，还能够降低栅极电流。
(第2实施方式)
图8是表示本发明的第2实施方式的半导体装置的构造的俯视图。并且图9是表示同一半导体装置的详细构造的剖视图(图8的BB’的剖视图)。
如图9所示，本实施方式的半导体装置与第1实施方式的半导体装置的不同点在于：在存在于源极电极107附近位置处的p型GaN层105上，存在第1栅极电极801，在存在于漏极电极108附近位置处的p型GaN层105上，存在第2栅极电极802，在源极电极107与漏极电极108之间，存在两个栅极电极。换句话说，本实施方式的半导体装置与第1实施方式的半导体装置的不同点在于：在源极电极107与漏极电极108之间具备分离的2个p型GaN层105，一个p型GaN层105以围绕源极电极107的方式配置，另一个p型GaN层105以围绕漏极电极108的方式配置。这样的构造叫做双栅极(double gate)构造，是从源极/漏极侧的任一个方向都能流过电流的双方向开关元件。
本实施方式的半导体装置，具备分离的2个栅极电极，一个栅极电极即第1栅极电极801形成在围绕源极电极107的p型GaN层105之上，另一个栅极电极即第2栅极电极802形成在围绕漏极电极108的p型GaN层105之上。
如图8所示，在双栅极构造中，也与第1实施方式的半导体装置同样，通过采用由与第1栅极电极801连接的p型GaN层105来围绕源极电极107的周边、由与第2栅极电极802连接的p型GaN层105来围绕漏极电极108的周边的构造，能够抑制截止时的漏电流。因而，本实施方式的半导体装置成为常截止的型晶体管。
通过离子注入形成的非有源区112，与和第1栅极电极801连接的p型GaN层105以及和第2栅极电极802连接的p型GaN层105双方相接，双方的p型GaN层105的一部分(非有源区112的部分)通过离子注入而成为被高电阻化的构造。通过这样的构造，能够降低寄生电容，将有源区113仅限定在有效的区域而减少元件面积。
以上，关于本发明的半导体装置，基于实施方式而进行了说明，但本发明不限于这些实施方式。在不脱离本发明主旨的范围内，实施本领域技术人员想出的各种变形而得到的形态也包含在本发明的范围内。另外，在不脱离发明主旨的范围内，也可以对多个实施方式的各构成要素进行任意组合。
例如，在上述实施方式中，示出了使用蓝宝石衬底的半导体装置的例子，然而衬底的材料也可以是Si或者SiC等，只要是能够形成氮化物半导体层的材料，则并不限于蓝宝石。
另外，在上述实施方式中，作为本发明的第1氮化物半导体层而例示了无掺杂GaN层，但不限于此，只要是由AlxGa1-xN(0≤x≤1)形成的层即可。同样，作为本发明的第2氮化物半导体层而例示了无掺杂AlGaN层，但不限于此，只要是由AlyGa1-yN(0＜y≤1)形成的层即可。另外，作为本发明的第3氮化物半导体层而例示了GaN层，但不限于此，只要是由AlzGa1-zN(0≤z≤1)形成的层即可。
另外，在第1实施方式中，p型GaN层以及栅极电极是以围绕源极电极的方式配置的，然而也可以围绕漏极电极来配置，只要围绕漏极电极以及源极电极中的至少一个来配置即可。
工业实用性
本发明对于半导体装置具有实用性，作为在电视机等民用设备的电源电路等中使用的功率开关元件等而具有实用性。

Claims (10)

1.一种半导体装置，具备：
衬底；
第1氮化物半导体层，形成在上述衬底之上；
第2氮化物半导体层，形成在上述第1氮化物半导体层之上，与上述第1氮化物半导体层相比禁带宽度大；
源极电极及漏极电极，形成在上述第1氮化物半导体层或上述第2氮化物半导体层之上；
p型的第3氮化物半导体层，形成在上述第2氮化物半导体层之上，配置在上述源极电极和上述漏极电极之间；以及
栅极电极，形成在上述第3氮化物半导体层之上，
上述第1氮化物半导体层具有包含沟道的有源区和不包含沟道的非有源区，
上述第3氮化物半导体层以围绕上述源极电极及上述漏极电极中的至少一个的方式而配置。
2.如权利要求1所述的半导体装置，
上述非有源区通过非导电型杂质的离子注入而形成。
3.如权利要求1所述的半导体装置，
上述第3氮化物半导体层配置为，横穿上述非有源区和上述有源区之间的界面。
4.如权利要求1所述的半导体装置，
上述第3氮化物半导体层配置为，不横穿上述非有源区和上述有源区之间的界面。
5.如权利要求1所述的半导体装置，
上述栅极电极以围绕上述源极电极或上述漏极电极的方式而配置。
6.如权利要求1所述的半导体装置，
在上述第2氮化物半导体层，形成有凹部，
在上述凹部的内部，形成有上述第3氮化物半导体层。
7.如权利要求1所述的半导体装置，
上述半导体装置还具备绝缘膜，该绝缘膜形成在上述第3氮化物半导体层和上述栅极电极之间。
8.如权利要求1所述的半导体装置，
上述第1氮化物半导体层由AlxGa1-xN构成，
上述第2氮化物半导体层由AlyGa1-yN构成，
上述第3氮化物半导体层由AlzGa1-zN构成，
其中，0≤x≤1，0＜y≤1，0≤z≤1。
9.如权利要求1所述的半导体装置，
上述半导体装置是常截止型的晶体管。
10.如权利要求1所述的半导体装置，
上述半导体装置，在上述源极电极和上述漏极电极之间具备2个上述第3氮化物半导体层，
一个上述第3氮化物半导体层以围绕上述源极电极的方式而配置，另一个上述第3氮化物半导体层以围绕上述漏极电极的方式而配置，
上述半导体装置具备2个上述栅极电极，
作为一个上述栅极电极的第1栅极电极，形成在围绕上述源极电极的上述第3氮化物半导体层之上，作为另一个上述栅极电极的第2栅极电极，形成在围绕上述漏极电极的上述第3氮化物半导体层之上。
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PB01 Publication
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WD01 Invention patent application deemed withdrawn after publication

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