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CN102044285A - 内存供电电路 - Google Patents

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CN102044285A CN2009103086380A CN200910308638A CN102044285A CN 102044285 A CN102044285 A CN 102044285A CN 2009103086380 A CN2009103086380 A CN 2009103086380A CN 200910308638 A CN200910308638 A CN 200910308638A CN 102044285 A CN102044285 A CN 102044285A
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Abstract

一种内存供电电路，包括一单相脉宽调制信号控制器、一第一及一第二三极管、一第一及一第二场效应管，所述第一及第二三极管接收一使能控制信号并在所述使能信号输入时控制所述单相脉宽调制信号控制器工作，以使所述单相脉宽调制信号控制器的高通驱动引脚及低通驱动引脚交替输出高低电平以交替控制所述第一及第二场效应管导通及截止，同时所述单相脉宽调制信号控制器的相位引脚输出一脉宽调制信号并通过一电容及一电阻接收电源，再通过一电感输出一供电电压给内存。所述内存供电电路可提供大电流、低功耗的供电电压。

Description

内存供电电路
技术领域
本发明涉及一种供电电路，特别涉及一种用于给内存提供电压的供电电路。
背景技术
随着电子技术迅速发展，低压大电流设计成为主流，因为电路设计中，电压越低，电路消耗功率越小。电源设计人员所面临的最大挑战是如何满足更大的功率、更小的电压容限以及更快的瞬态回应，并降低电源的总成本。随着CPU电流和功率增大，内存电流也要求越来越大，并且内存供电电压也越来越小。我们知道，最初DRAM内存的供电电压是5V，SDRAM内存的供电电压是3.3V，DDR内存的供电电压是2.5V，DDR2内存的供电电压是1.8V，DDR3内存的供电电压则降为1.5V(其中DRAM、SDRAM、DDR、DDR2、DDR3为不同时期内存的不同标准)。同时内存频率也越来越高，响应速度越来越快，当然消耗功率也越来越大，因此如何设计出大电流、低功耗的稳定电路是个业界需要解决的问题。
发明内容
鉴于上述内容，有必要提供一种大电流、低功耗的内存供电电路。
一种内存供电电路，包括一单相脉宽调制信号控制器、一第一及一第二三极管、一第一及一第二场效应管及一第一及一第二电感，所述单相脉宽调制信号控制器的使能引脚连接至所述第二三极管的集电极，所述第二三极管的发射极接地，基极连接所述第一三极管的集电极并通过一第一电阻连接至一电源，所述第一三极管的发射极接地，基极通过一第二电阻接收一使能控制信号，所述单相脉宽调制信号控制器的相位引脚通过所述第一电感连接至一电压输出引脚以提供电压给内存，还依次通过一第三电阻及一第一电容接地，所述单相脉宽调制信号控制器的高通驱动引脚通过一第四电阻连接至所述第一场效应管的栅极，所述第一场效应管漏极通过所述第二电感连接至所述电源，所述第一场效应管的源极连接至所述第二场效应管的漏极，所述第一场效应管的栅极还通过一第五电阻连接至所述第二场效应管的漏极，所述单相脉宽调制信号控制器的低通驱动引脚连接至所述第二场效应管的栅极，所述第二场效应管的源极接地，当所述使能控制信号输入时，所述第一三极管导通，所述第二三极管截止，所述单相脉宽调制信号控制器的高通驱动引脚及低通驱动引脚交替输出高低电平以交替控制所述第一及第二场效应管导通及截止，同时所述单相脉宽调制信号控制器的相位引脚输出一脉宽调制信号并通过一第二电容及一第六电阻接收所述电源，再通过所述第一电感及所述电压输出引脚输出一供电电压给所述内存。
上述内存供电电路通过所述第一及第二三极管接收所述使能控制信号，并在所述使能信号输入时控制所述单相脉宽调制信号控制器工作，以使所述单相脉宽调制信号控制器交替控制所述第一及第二场效应管导通及截止，同时所述单相脉宽调制信号控制器的相位引脚输出一脉宽调制信号并通过一第二电容及一第六电阻接收所述电源，再通过所述第一电感及所述电压输出引脚输出一大电流、低功耗且稳定的供电电压给所述内存。
附图说明
下面参照附图结合具体实施方式对本发明作进一步的描述。
图1为本发明内存供电电路较佳实施方式的电路图。
具体实施方式
请参照图1，本发明内存供电电路100的较佳实施方式包括一单相脉宽调制信号控制器U、两个三极管Q1及Q2、两个场效应管Q3及Q4、十四个电阻R1-R14、九个电容C1-C9、两个电感L1及L2、一由两个并联的二极管组成的二极管组件D1及一5V电源Vcc。本实施方式中，所述单相脉宽调制信号控制器U的型号为ISL6341CRZ，所述二极管组件D1的型号为BAT54C，其他实施方式中也可根据需要选取其他型号。
所述单相脉宽调制信号控制器U的使能引脚COM/EN连接至所述三极管Q2的集电极，所述三极管Q2的发射极接地，基极连接所述三极管Q1的集电极并通过所述电阻R1连接至所述5V电源Vcc，所述三极管Q1的发射极接地，基极通过所述电阻R2接收一使能控制信号SLP_S4_N。所述单相脉宽调制信号控制器U的使能引脚COM/EN通过所述电容C3连接至其上的反馈引脚FB，还依次通过所述电阻R7及电容C4连接至所述反馈引脚FB。所述反馈引脚FB通过所述电阻R8接地，还通过所述电阻R9连接一电压输出引脚P1V5_DDR3。所述单相脉宽调制信号控制器U的侦测引脚VOS通过所述电阻R11接地，还通过所述电阻R12连接所述电压输出引脚P1V5_DDR3，所述电容C5与电阻R10串联后再与所述电阻R9并联，所述电容C6连接在所述电压输出引脚P1V5_DDR3与地之间，所述电压输出引脚P1V5_DDR3连接至一DDR3内存(未示出)的电源端，以提供1.5V电压给所述DDR3内存。
所述单相脉宽调制信号控制器U的电源引脚VCC通过所述电阻R14连接至所述5V电源Vcc并通过所述电容C9接地。所述单相脉宽调制信号控制器U的自举引脚BOOT连接至所述二极管组件D1的阴极C，所述二极管组件D1的阳极A、B连接至所述5V电源Vcc，所述自举引脚BOOT还依次通过所述电阻R6及C2连接至所述单相脉宽调制信号控制器U的相位引脚PHASE，所述相位引脚PHASE通过所述电感L1连接至所述电压输出引脚P1V5_DDR3，还依次通过所述电阻R3及电容C1接地。所述单相脉宽调制信号控制器U的高通驱动引脚UGATE通过所述电阻R4连接至所述场效应管Q3的栅极，所述场效应管Q3的漏极通过所述电感L2连接至所述5V电源Vcc，所述电容C7及C8分别连接在所述场效应管Q3的漏极与地之间。
所述场效应管Q3的源极连接至所述场效应管Q4的漏极，所述场效应管Q3的栅极还通过电阻R5连接至所述场效应管Q4的漏极，所述单相脉宽调制信号控制器U的低通驱动引脚LGATE/OC连接至所述场效应管Q4的栅极，所述场效应管Q4的源极接地。所述低通驱动引脚LGATE/OC还通过所述电阻R13接地，所述单相脉宽调制信号控制器U的接地引脚GND接地，所述单相脉宽调制信号控制器U的引脚EPAD接地，所述单相脉宽调制信号控制器U的引脚PGOOD空接。
工作时，所述使能控制信号SLP_S4_N为低电平有效，即当所述使能控制信号SLP_S4_N为低电平时，系统进入S4状态(此状态内存、硬盘均不工作)，所述三极管Q1截止，所述三极管Q2导通，所述单相脉宽调制信号控制器U不工作。
当所述使能控制信号SLP_S4_N变为低电平时，系统退出S4状态，所述三极管Q1导通，所述三极管Q2截止，所述单相脉宽调制信号控制器U开始工作，所述单相脉宽调制信号控制器U的高通驱动引脚UGATE及低通驱动引脚LGATE/OC交替输出高低电平以交替控制所述场效应管Q3及Q4导通及截止，同时所述单相脉宽调制信号控制器U的相位引脚PHASE输出一脉宽调制信号并通过所述电容C2、电阻R6及二极管组件D1接收所述5V电源Vcc，然后再通过所述电感L1输出一1.5V电压给所述内存。所述1.5V电压还通过电阻R9及电阻R8反馈至所述单相脉宽调制信号控制器U的反馈引脚FB，以调节所述高通驱动引脚UGATE、低通驱动引脚LGATE/OC及相位引脚PHASE的输出信号，从而起到稳定所述电压输出引脚P1V5_DDR3输出电压的作用，上述电路结构可使所述电压输出引脚P1V5_DDR3输出大电流、低功耗且稳定的供电信号给所述内存。
其中，所述二极管组件D1起到隔离电压的作用，所述单相脉宽调制信号控制器U的侦测引脚VOS用于侦测所述电压输出引脚P1V5_DDR3输出的电压是否正常。所述电阻R7、电容C4、电阻R10及电容C5组成输出补偿回路，采用此一电路架构可明显提高输出电压与输出电流的精度。所述电感L2起到滤波整流的作用，电路中的其他电容元件起到滤波的作用，以提高电路的整体性能，也可根据需要增加或减少上述各元件。

Claims (10)

1.一种内存供电电路，包括一单相脉宽调制信号控制器、一第一及一第二三极管、一第一及一第二场效应管及一第一及一第二电感，所述单相脉宽调制信号控制器的使能引脚连接至所述第二三极管的集电极，所述第二三极管的发射极接地，基极连接所述第一三极管的集电极并通过一第一电阻连接至一电源，所述第一三极管的发射极接地，基极通过一第二电阻接收一使能控制信号，所述单相脉宽调制信号控制器的相位引脚通过所述第一电感连接至一电压输出引脚以提供电压给内存，还依次通过一第三电阻及一第一电容接地，所述单相脉宽调制信号控制器的高通驱动引脚通过一第四电阻连接至所述第一场效应管的栅极，所述第一场效应管漏极通过所述第二电感连接至所述电源，所述第一场效应管的源极连接至所述第二场效应管的漏极，所述第一场效应管的栅极还通过一第五电阻连接至所述第二场效应管的漏极，所述单相脉宽调制信号控制器的低通驱动引脚连接至所述第二场效应管的栅极，所述第二场效应管的源极接地，当所述使能控制信号输入时，所述第一三极管导通，所述第二三极管截止，所述单相脉宽调制信号控制器的高通驱动引脚及低通驱动引脚交替输出高低电平以交替控制所述第一及第二场效应管导通及截止，同时所述单相脉宽调制信号控制器的相位引脚输出一脉宽调制信号并通过一第二电容及一第六电阻接收所述电源，再通过所述第一电感及所述电压输出引脚输出一供电电压给所述内存。
2.如权利要求1所述的内存供电电路，其特征在于：所述单相脉宽调制信号控制器的使能引脚还通过一第三电容连接至其上的反馈引脚，还依次通过一第七电阻及一第四电容连接至所述反馈引脚，所述反馈引脚通过一第八电阻接地，还通过一第九电阻连接所述电压输出引脚，一第五电容与一第十电阻串联后再与所述第九电阻并联。
3.如权利要求2所述的内存供电电路，其特征在于：所述单相脉宽调制信号控制器的侦测引脚通过一第十一电阻接地，还通过一第十二电阻连接所述电压输出引脚，一第六电容连接在所述电压输出引脚与地之间。
4.如权利要求3所述的内存供电电路，其特征在于：所述单相脉宽调制信号控制器的自举引脚依次通过所述第六电阻及第二电容连接至所述单相脉宽调制信号控制器的相位引脚。
5.如权利要求4所述的内存供电电路，其特征在于：所述第六电阻与所述电源之间还连接一二极管组件，所述二极管组件的阴极连接所述第六电阻的一端，所述二极管组件的阳极连接至所述电源。
6.如权利要求5所述的内存供电电路，其特征在于：一第七及一第八电容分别连接在所述第二场效应管的漏极与地之间。
7.如权利要求6所述的内存供电电路，其特征在于：所述单相脉宽调制信号控制器的低通驱动引脚还通过一第十三电阻连接至所述单相脉宽调制信号控制器的接地引脚并接地。
8.如权利要求7所述的内存供电电路，其特征在于：所述单相脉宽调制信号控制器的电源引脚通过一第十四电阻连接所述电源，还通过一第九电容接地。
9.如权利要求1所述的内存供电电路，其特征在于：所述内存为DDR3内存。
10.如权利要求1所述的内存供电电路，其特征在于：所述电源为5V电源。
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