CN101442318B - 基于近似下三角结构校验矩阵的低时延ira码编码器 - Google Patents

Abstract

一种无线通信技术领域的基于近似下三角结构校验矩阵的低时延IRA码编码器，其中，校验矩阵预处理模块对校验矩阵的H1部分进行列交换处理，使校验矩阵的H1部分满足近似下三角结构，信息比特缓存模块接收待编码的信息比特，将其缓存，并在接收部分信息比特后即可控制信道编码模块开始编码，信道编码模块根据预处理后的校验矩阵，在信息缓存模块接收部分信息比特后，即可开始进行编码。本发明提早了信道编码开始的时间，减少了传输时延，在编码同时，信息比特继续接收并缓存，二者并行进行，提高了编码器工作的效率，减少了编码时延。

Description

基于近似下三角结构校验矩阵的低时延IRA码编码器

技术领域

本发明涉及一种无线通信技术领域的编码器，具体是一种基于近似下三角结构校验矩阵的低时延IRA码编码器。

背景技术

随着对Turbo码和LDPC码研究的深入，信道编码的研究者开始关注，对于给定信道，如何找到这样一种好码：一、线性时间编码；二、在任意接近信道容量的码率时，线性时间译码。对于Turbo码，无论并行或者串行都能够线性时间编码，然而，对于LDPC码，它的编码算法与码长呈二次关系。

1998年，Divsalar，Jin和McEliece提出了规则RA(Repeat Accumulate)码，即重复累积码。RA编码器的结构非常简单，由重复码、交织器和累加器串行级联而成。2000年，他们进一步受到不规则LDPC码的启发，提出了IRA(Irregular Repeat Accumulate)码，即不规则重复累积码，并且证明了二进制IRA码可以取得不规则LDPC码同样优越的性能，但编码算法的复杂度远远低于LDPC码。

经过对现有技术的文献检索发现，H.Jin、A.Khandekar和R.EcEliece在Proc.2nd Int.Symp.Turbo Codes，2000，pp.1-8上发表了“IrregularRepeat Accumulate Codes”(2000年Turbo码国际会议，1-8页，非规则重复累计码)，文中给出了IRA码的一种编码器的实现方法，实现了线性时间编码，大大降低了编码复杂度。然而，该方法必须在接收全部信息比特后才能开始生成校验比特，编码开始时间较晚，传输时延较大，不仅如此，由于编码不能和缓存信息比特同时进行，因此编码时延也较大。

发明内容

本发明的目的是针对上述现有技术的不足，提出了一种基于近似下三角结构校验矩阵的低时延IRA码编码器，有效降低了传输时延和编码时延，对于实时性要求较高的信道编码环境，具有重要的应用价值。

本发明是通过以下技术方案实现的，本发明包括：校验矩阵预处理模块、信息比特缓存模块、信道编码模块，其中：

校验矩阵预处理模块对IRA码校验矩阵左边随机构造部分进行列交换处理，IRA码校验矩阵左边随机构造部分即为校验矩阵的H1部分，使校验矩阵的H1部分满足近似下三角结构，并将交换处理后校验矩阵提供给信道编码模块，将校验矩阵H1部分每行中1元素的最大列号提供给信息比特缓存模块；

信息比特缓存模块接收待编码的信息比特，并将其缓存，同时接收校验矩阵预处理模块传输过来的列交换处理后校验矩阵H1部分，每接收到每行中1元素的最大列号即将信息比特传输给信道编码模块，控制信道编码模块进行编码；

信道编码模块接收到信息比特缓存模块发送过来的信息比特，并根据列交换处理后的校验矩阵对信息比特进行编码。

所述校验矩阵预处理模块，其通过列交换使校验矩阵的H1部分变为近似下三角结构，具体如下：依次扫描校验矩阵H1部分每行中1元素的列号，如果某个1元素的列号大于“上一行1元素的最大列号加1”，则交换该列与“上一行1元素的最大列号加1”那一列，如果小于或者等于则不做任何交换。

所述信息比特缓存模块，其负责从信源接收信息比特并进行缓存，并根据预处理后校验矩阵H1部分每行中1元素的最大列号控制信道编码模块进行编码，由于校验矩阵经过了列交换预处理，将处理后校验矩阵H1部分每行中1元素的最大列号提供给了信息比特缓存模块，信息比特缓存模块不用等信息比特全部缓存，即提早开始提供信息比特给信道编码模块进行编码。

本发明中，采用经过列交换预处理的校验矩阵进行编码，由于校验矩阵H1部分为近似下三角结构，因此，信道编码模块在信息比特缓存模块接收部分信息比特后就可以开始编码，即信息比特缓存模块接收到校验矩阵H1部分第一行中1元素的最大列号所对应的信息比特后，编码即可开始，由于处理后校验矩阵H1部分每行中1元素的最大列号单调增，因此，在接收信息比特过程中，每当信息比特个数等于某行中1元素的最大列号时，该行对应的校验比特就可生成。

与现有技术相比，本发明具有如下有益效果：本发明在接收完全部信息比特时，已经生成一部分校验比特，大大减少了传输时延和编码时延，而普通IRA码编码器必须接收完全部信息比特后，才能开始编码。另外，由于对校验矩阵进行列交换是一项预处理工作，并且列交换完全不改变码字性能，因此本发明实质上在没有增加工作时编码复杂度且没有损失任何码字性能的情况下，提高了IRA码编码实时性。

附图说明

图1为本发明的系统结构框图；

图2为本发明中的IRA码校验矩阵中H1部分为近似下三角结构的校验矩阵示意图；

图3为本发明中的校验矩阵预处理模块进行列交换预处理的工作流程图；

图4为本发明的实施例中对某网站某校验矩阵的H1部分进行列交换预处理后得到的近似下三角矩阵的点阵图；

图5为图4近似下三角矩阵方框部分的放大。

具体实施方式

下面结合附图对本发明的实施例作详细说明：本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

IRA码校验矩阵一般形式具体如下：

本实施例中的IRA码校验矩阵为： $\left(\begin{array}{cccccc}1& 0& 1& 0& 1& 0\\ 0& 1& 1& 0& 0& 1\\ 0& 0& 0& 1& 1& 1\\ 1& 1& 0& 0& 0& 1\\ 0& 1& 1& 1& 0& 0\\ 1& 0& 0& 1& 1& 0\end{array}\right|\left.\begin{array}{cccccc}1& 0& 0& 0& 0& 0\\ 1& 1& 0& 0& 0& 0\\ 0& 1& 1& 0& 0& 0\\ 0& 0& 1& 1& 0& 0\\ 0& 0& 0& 1& 1& 0\\ 0& 0& 0& 0& 1& 1\end{array}\right).$

如图1所示，本实施例包括：校验矩阵预处理模块、信息比特缓存模块、信道编码模块，其中：

校验矩阵预处理模块对IRA码校验矩阵左边随机构造部分进行列交换处理，IRA码校验矩阵左边随机构造部分即为校验矩阵的H1部分，使校验矩阵的H1部分满足近似下三角结构，并将交换处理后校验矩阵提供给信道编码模块，将校验矩阵H1部分每行中1元素的最大列号提供给信息比特缓存模块；

信息比特缓存模块接收待编码的信息比特，并将其缓存，同时接收校验矩阵预处理模块传输过来的列交换处理后校验矩阵H1部分，每接收到每行中1元素的最大列号即将信息比特传输给信道编码模块，控制信道编码模块进行编码；

信道编码模块接收到信息比特缓存模块发送过来的信息比特，并根据列交换处理后的校验矩阵对信息比特进行编码。

如图3所示，所述校验矩阵预处理模块，通过列交换方法使校验矩阵的H1部分变为近似下三角结构，首先，初始化校验矩阵，行号i＝1，列号j＝1，1元素最大列号x＝1；然后依次扫描校验矩阵H1部分每一行，若第i行第j列的元素等于1，则交换第j列第x列，且1元素最大列号x++；接着j++，若j＝M+1，则j＝x，i++，否则回到第二步；最后，若i＝N-M+1，则结束，否则回到第二步。

本实施例中，对随机构造的校验矩阵H1部分进行了预处理，达到了低时延的效果，校验矩阵H2部分与普通IRA码一致，保持了IRA码编码简单的特性，整个校验矩阵示意图如附图2所示。

如图4所示，是本实施例中，对MacKay网站(http://www.inference.phy.cam.ac.uk/mackay/codes/data.html#166)中(1018，2048)校验矩阵进行预处理后H1部分的点阵图，图5为图4近似下三角矩阵方框部分的放大。

本实施例中，经过校验矩阵预处理模块列交换预处理之后的IRA码校验矩阵为： $\left(\begin{array}{cccccc}1& 1& 1& 0& 0& 0\\ 0& 1& 0& 1& 1& 0\\ 0& 0& 1& 0& 1& 1\\ 1& 0& 0& 1& 1& 0\\ 0& 1& 0& 1& 0& 1\\ 1& 0& 1& 0& 0& 1\end{array}\right|\left.\begin{array}{cccccc}1& 0& 0& 0& 0& 0\\ 1& 1& 0& 0& 0& 0\\ 0& 1& 1& 0& 0& 0\\ 0& 0& 1& 1& 0& 0\\ 0& 0& 0& 1& 1& 0\\ 0& 0& 0& 0& 1& 1\end{array}\right).$

所述信息比特缓存模块，其接收并缓存信息比特，本实施例中信息比特依次为0，1，1，0，1，0。

所述信道编码模块，其编码生成校验比特，在信息比特缓存模块接收到0，1，1后，生成第一个校验比特0，接收到0，1，1，0，1后，生成第二个校验比特0，接收到0，1，1，0，1，0后，生成第三个校验比特0；在全部信息比特缓存完毕之后，继续完成编码过程，生成剩余的校验比特1，0，1，编码完成。

本实施例中，由于采用了校验矩阵预处理技术，因此，在接收完前三个信息比特0，1，1后，即可进入编码阶段，传输时延缩短为3，同时继续接收信息比特，即接收信息比特和编码并行进行；在普通编码下，需要等这六个信息比特全部接收完毕才能进行编码，从第一信息比特输入到第一个校验比特输出的传输时延为6。

本实施例中，从第一个信息比特输入到最后一个校验比特输出的编码延时为9，而如果采用一般的编码方法，编码延时为12。

综上所述，采用本实施例方法提出的编码器进行编码使得传输延时降低50％，编码延时降低25％。

Claims (3)

1.一种基于近似下三角结构校验矩阵的低时延IRA码编码器，其特征在于，包括：校验矩阵预处理模块、信息比特缓存模块、信道编码模块，其中：

校验矩阵预处理模块对IRA码校验矩阵左边随机构造部分进行列交换处理，IRA码校验矩阵左边随机构造部分即为校验矩阵的H1部分，使校验矩阵的H1部分满足近似下三角结构，并将交换处理后校验矩阵提供给信道编码模块，将校验矩阵H1部分每行中1元素的最大列号提供给信息比特缓存模块；

信息比特缓存模块接收待编码的信息比特，并将其缓存，同时接收校验矩阵预处理模块传输过来的列交换处理后校验矩阵H1部分，每接收到每行中1元素的最大列号即将信息比特传输给信道编码模块，控制信道编码模块进行编码；

信道编码模块接收到信息比特缓存模块发送过来的信息比特，并根据列交换处理后的校验矩阵对信息比特进行编码；

校验矩阵H＝(H1|H2)。

2.根据权利要求1所述的基于近似下三角结构校验矩阵的低时延IRA码编码器，其特征是，所述校验矩阵预处理模块，其通过列交换使校验矩阵的H1部分变为近似下三角结构，具体如下：依次扫描校验矩阵H1部分每行中1元素的列号，如果某个1元素的列号大于“上一行1元素的最大列号加1”，则交换该列与“上一行1元素的最大列号加1”那一列，如果小于或者等于则不做任何交换。

3.根据权利要求1所述的基于近似下三角结构校验矩阵的低时延IRA码编码器，其特征是，所述信息比特缓存模块，其负责从信源接收信息比特并进行缓存，并根据列交换处理后的校验矩阵H1部分每行中1元素的最大列号控制信道编码模块进行编码，由于校验矩阵经过了列交换预处理，将处理后校验矩阵H1部分每行中1元素的最大列号提供给了信息比特缓存模块，信息比特缓存模块不用等信息比特全部缓存，即提早开始提供信息比特给信道编码模块进行编码。

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