Nothing Special   »   [go: up one dir, main page]

CN105185716A - 电子封装件、封装载板及两者的制造方法 - Google Patents

电子封装件、封装载板及两者的制造方法 Download PDF

Info

Publication number
CN105185716A
CN105185716A CN201510080332.XA CN201510080332A CN105185716A CN 105185716 A CN105185716 A CN 105185716A CN 201510080332 A CN201510080332 A CN 201510080332A CN 105185716 A CN105185716 A CN 105185716A
Authority
CN
China
Prior art keywords
layer
insulating pattern
supporting bracket
line
encapsulating carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510080332.XA
Other languages
English (en)
Inventor
康政畬
杨正雄
卓恩民
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ADL Engineering Inc
Original Assignee
ADL Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ADL Engineering Inc filed Critical ADL Engineering Inc
Publication of CN105185716A publication Critical patent/CN105185716A/zh
Pending legal-status Critical Current

Links

Classifications

    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00Electroplating characterised by the article coated
    • C25D7/12Semiconductors
    • C25D7/123Semiconductors first coated with a seed layer or a conductive layer
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02Electroplating of selected surface areas
    • C25D5/022Electroplating of selected surface areas using masking means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48229Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/85005Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate being a temporary or sacrificial substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • H01L2224/854Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

本发明公开一种封装载板的制造方法。提供一承载板与一导体层,其中导体层位在承载板上。接着,在导体层上形成一绝缘图案,其中绝缘图案暴露部分导体层。提供一支撑板。接着,将绝缘图案与支撑板结合。在绝缘图案与支撑板结合之后,移除承载板,并保留导体层。在移除承载板之后,图案化导体层,以形成一线路层。

Description

电子封装件、封装载板及两者的制造方法
ELECTRONICPACKAGE,PACKAGECARRIER,ANDMETHODSOFMANUFACTURINGELECTRONICPACKAGEANDPACKAGECARRIER
技术领域
本发明是关于一种电子封装件、封装载板及两者的制造方法。
背景技术
在一般的半导体组件制造流程中,当晶圆内部制作好微型化电路之后,晶圆会被切割成多块裸晶(die)。之后,这些裸晶会进行封装,并分别装设(mounted)在多块封装载板上,以形成多个电子封装件。一般而言,上述封装载板的结构与电路板相似,即封装载板通常包括至少两层线路层以及至少一层夹合在两层线路层之间的核心层(core),其中核心层例如是已固化的胶片。因此,在目前常见的电子封装件中,除了裸晶之外,电子封装件一般会具有至少两层线路层以及至少一层绝缘层(即核心层)。
发明内容
本发明提供一种封装载板,其能装设至少一个电子组件。
本发明提供一种制造方法,其用来制造上述封装载板。
本发明提供一种电子封装件,其包括上述封装载板。
本发明提供另一种制造方法,其用来制造上述电子封装件。
本发明提出一种封装载板的制造方法。在此制造方法中,提供一承载板与一导体层,其中导体层位在承载板上。接着,在导体层上形成一绝缘图案,其中绝缘图案暴露部分导体层。另外,提供一支撑板。接着,将绝缘图案与支撑板结合,其中绝缘图案接触于支撑板。在绝缘图案与支撑板结合之后,移除承载板,并保留导体层。在移除承载板之后,图案化导体层,以形成一线路层。
于一实施方式,所述绝缘图案为一防焊层。
于一实施方式,所述封装载板的制造方法更包括在所述绝缘图案所暴露的部分所述导体层上形成一接合材料。
于一实施方式,所述接合材料为焊料、金属层或有机助焊层。
于一实施方式,所述支撑板具有一与所述绝缘图案配合的凹陷图案,在所述绝缘图案与所述支撑板结合之后,所述绝缘图案位于所述凹陷图案内。
于一实施方式,所述承载板包括一主体板与一离型层,所述离型层配置在所述导体层与所述主体板之间。
于一实施方式,所述封装载板的制造方法在形成所述线路层之后,更包括在所述线路层上形成一暴露所述线路层的防焊层。
于一实施方式,所述支撑板包括一与所述线路层电性导通的金属层,且在形成所述防焊层之后,所述封装载板的制造方法更包括对所述金属层通电,以对所述线路层进行电镀,从而形成一保护层,且所述防焊层暴露所述保护层。
于一实施方式,所述封装载板的制造方法在形成所述线路层之后,更包括改变所述线路层的表面粗糙度。
于一实施方式,所述封装载板的制造方法的特征在于:提供至少两层所述导体层,且所述承载板位于所述些导体层之间;在所述些导体层上分别形成所述些绝缘图案;提供两块所述支撑板;将所述些绝缘图案与所述些支撑板分别结合,且所述些绝缘图案接触于所述些支撑板;在所述些绝缘图案与所述些支撑板结合之后,移除所述承载板,并保留所述些导体层;以及在移除所述承载板之后,图案化所述些导体层,以分别形成所述些线路层。
本发明提出另一种封装载板的制造方法。在此制造方法中,在一承载板上形成一线路结构与一绝缘图案,其中绝缘图案连接线路结构,且线路结构位在绝缘图案与承载板之间。接着,提供一支撑板,并将绝缘图案与支撑板结合,其中绝缘图案接触于支撑板。在绝缘图案与支撑板结合之后,移除承载板,并保留线路结构。
于一实施方式,所述承载板包括一主体板与一离型层,所述离型层配置在所述线路结构与所述主体板之间。
于一实施方式,形成所述线路结构的方法包括提供一位在所述承载板上的导体层;在所述导体层上形成一阻障层;以及在所述阻障层上形成至少一线路层,且所述绝缘图案形成在所述至少一线路层上。
于一实施方式,在移除所述承载板之后,移除所述阻障层与所述导体层。
于一实施方式,形成所述至少一线路层的方法包括在所述阻障层上形成一种子层,且所述阻障层位于所述导体层与所述种子层之间;以及在移除所述承载板之后,更移除所述种子层。
于一实施方式,所述封装载板的制造方法的特征在于:在所述承载板上形成两个线路结构与两个绝缘图案,且所述承载板与所述些绝缘图案位于所述些线路结构之间,而所述承载板位在所述些绝缘图案之间;提供两块所述支撑板;将所述些绝缘图案与所述些支撑板分别结合,且所述些绝缘图案接触于所述些支撑板;以及在所述些绝缘图案与所述些支撑板结合之后,移除所述承载板,并保留所述些线路结构。
于一实施方式,形成所述线路结构的方法包括在所述承载板上形成一第一线路层;在所述第一线路层上形成多根金属柱;在形成所述些金属柱之后,形成一覆盖所述第一线路层与所述些金属柱的介电层;以及在所述介电层上形成一连接所述些金属柱的第二线路层。
本发明提出一种封装载板,包括一线路结构以及一绝缘图案。线路结构包括至少一连接垫与一装设垫,其中装设垫用于供一电子组件装设,而连接垫用于电性连接电子组件。绝缘图案连接线路结构。
于一实施方式,所述线路结构更包括至少两层线路层,且一层线路层包括所述至少一连接垫与所述装设垫;至少一介电层,位于所述至少两层线路层之间;以及多根金属柱,电性连接所述至少两层线路层,并位于所述至少一介电层中。
于一实施方式,所述线路结构为一线路层,而所述绝缘图案接触所述线路层,并具有一暴露所述至少一连接垫的开口。
于一实施方式,所述封装载板更包括一支撑板,所述支撑板具有一与所述绝缘图案配合的凹陷图案,所述绝缘图案与所述支撑板结合,而所述绝缘图案位于所述凹陷图案内。
于一实施方式,所述支撑板包括一可塑性板材;以及一金属层,连接所述可塑性板材,并具有所述凹陷图案,且所述金属层配置在所述绝缘图案与所述可塑性板材之间。
本发明一实施方式的封装载板更包括一支撑板。支撑板具有一与绝缘图案配合(fitting)的凹陷图案。绝缘图案与支撑板结合,而绝缘图案位于凹陷图案内。
本发明提出一种电子封装件,包括上述封装载板、一电子组件以及一模封层。电子组件装设于装设垫上,并且电性连接至少一连接垫,其中连接垫与装设垫皆位于电子组件与绝缘图案之间。模封层覆盖电子组件。
于一实施方式,所述封装载板更包括一支撑板,所述支撑板具有一与所述绝缘图案配合的凹陷图案,所述绝缘图案与所述支撑板结合,而所述绝缘图案位于所述凹陷图案内。
本发明提出一种上述电子封装件的制造方法。在此制造方法中,在上述封装载板的装设垫上装设一电子组件,其中此封装载板包括支撑板。接着,在线路结构上形成一包覆电子组件的模封层。在形成模封层之后,移除支撑板。
于一实施方式,所述电子封装件的制造方法,更包括在装设所述电子组件于所述线路结构上之前,切割所述支撑板、所述绝缘图案与所述线路结构,以形成多块基板条,且所述电子组件装设于其中一块基板条上。
于一实施方式,所述电子封装件的制造方法,更包括在移除所述支撑板之后,对所述基板条切块。
基于上述,本发明利用支撑板与承载板来制作封装载板。不同于习知技术而言,本发明的制造方法可以制造出不具核心层的封装载板与电子封装件。
为了了解本发明的技术特征,请参阅以下实施方式与图式。利用图式与实施方式的内容,本发明所属技术领域的技术人员应可了解本发明的技术特征。然而,以下实施方式与图式仅提供举例说明,并非用来限制本发明要求专利保护的范围。
附图说明
图1A至图2E绘示本发明一实施方式的封装载板的制造方法的示意图。
图3A至图3C绘示本发明其中一实施方式的电子封装件的制造方法的示意图。
图4A与图4B绘示本发明另一实施方式的封装载板的制造方法的示意图。
图5A与图5B绘示本发明另一实施方式的电子封装件的制造方法的示意图。
图6A至图6G绘示本发明另一实施方式的封装载板的制造方法的示意图。
图7A至图7G绘示本发明另一实施方式的封装载板的制造方法的示意图。
图8A至图8E绘示本发明另一实施方式的封装载板的制造方法的示意图。
【符号说明】
40:刀具
110、811:导体层
110s、111s:表面
111、613:线路层
112、613c、812c、912c:连接垫
113、613p、812p、912p:装设垫
120、520:承载板
121:离型层
122、124、211、212:金属层
123、821、921:介电层
131:绝缘图案
131a、131b、H1、H2:开口
132:接合材料
140、540:保护层
200、1000:支撑板
210:板材
213:接合层
220:可塑性板材
300:工作板材
301:基板条
311、312:封装载板
400、401、500:电子封装件
410、900:电子组件
420:黏着层
430:模封层
531:防焊层
611:阻障层
612:种子层
812、912:第一线路层
813、913:金属柱
814、914:第二线路层
D1:深度
M71:第一图案屏蔽
M72:第二图案屏蔽
M81:图案屏蔽
P2:凹陷图案
T1、T2、T3、T7:厚度
具体实施方式
请参考图1及图2,图1是本发明于同一直流总线控制多个电器的控制方法所应用的架构图,图2为本发明于同一直流总线控制多个电器的控制方法的流程图。如图1所示,本发明的架构为多个电器并联设置于同一个直流总线上,并由所述总线上取得驱动所需的直流电压。一控制器10连接于一交流电源11,并根据一控制命令将一交流输入电压透过中断的方式调变为一调变交流电压,一转换器20连接于所述控制器10,并自所述控制器10取得所述调变交流电压,并输出至所述直流汇流30排上供给多个电器40使用。
图1A至图2E绘示本发明一实施方式的封装载板的制造方法的示意图,而图1A至图1C绘示绝缘图案在导体层上的形成。请参阅图1A与图1B,其中图1B是图1A中沿线I-I剖面所绘示的剖面示意图。在本实施方式的封装载板的制造方法中,提供导体层110以及承载板120,其中导体层110堆栈在承载板120上,并且可为金属箔片,其例如是铜箔、银箔、铝箔或合金箔。
承载板120包括主体板(未标示)与离型层121,而离型层121配置在导体层110与主体板之间,其中主体板可以是陶瓷板、金属板或是含有多种材料的复合材料板。在图1B的实施方式中,主体板为复合材料板,并且具有多层结构(multilayer)。具体而言,主体板可以包括介电层123、金属层122与124,其中介电层123配置并连接在金属层122与124之间,而离型层121配置在金属层122与导体层110之间。
主体板可以是铜箔基板(CopperCladLaminate,CCL),而导体层110可以是铜箔、银箔、铝箔或合金箔等金属箔片,介电层123可以是已经固化的胶片(prepreg)、树脂层或陶瓷层。此外,在本实施方式中,导体层110的厚度T1可以大于金属层122的厚度T2。举例而言,导体层110可以是厚度为18微米的铜箔,而金属层122则可以是厚度为3微米的铜箔。
导体层110可经由离型层121连接承载板120。不过,导体层110与离型层121之间的结合力偏弱,以至于导体层110容易受外力的施加而从离型层121分离。举例而言,导体层110可以用手从离型层121剥离。另外,离型层121可以是金属片或高分子膜层,其中此金属片例如是合金片。
请参阅图1C,接着,在导体层110上形成绝缘图案131,而绝缘图案131的厚度T3可以介于5微米至50微米之间。绝缘图案131局部覆盖导体层110的表面110s,并且暴露部分导体层110,其中绝缘图案131连接导体层110。此外,绝缘图案131具有至少一个开口。以图1C为例,绝缘图案131具有开口131a与开口131b,其中开口131a与131b皆延伸至表面110s。绝缘图案131可为防焊层,其例如是防焊湿膜或防焊干膜,且绝缘图案131可经由喷墨(inkjet)或贴片(lamination)而形成。此外,防焊层可具有感旋光性,而开口131a与131b可经由曝光(exposure)及显影(development)而形成。
在形成绝缘图案131之后,接着,在绝缘图案131所暴露的部分导体层110的表面110s上形成接合材料132,其中接合材料132可以是焊料、金属层或有机助焊层(OrganicSolderabilityPreservatives,OSP)。焊料例如是锡膏、银胶或铜膏,而金属层例如是镍层、金层、银层、钯层、镍金层或镍钯金层,其中镍金层与镍钯金层两者皆为多层膜。
焊料的形成方法可以是涂布(applying)或点胶(dispensing)。金属层的形成方法可以是沉积(deposition),其例如是化学气相沉积(ChemicalVaporDeposition,CVD)、物理气相沉积(PhysicalVaporDeposition,PVD)、电镀(electroplating)或无电电镀(electrolessplating),其中物理气相沉积例如是蒸镀(evaporation)或溅镀(sputtering)。有机助焊层的形成方法可以是浸泡(dipping)。
图2A至图2D绘示本实施方式封装载板的线路层制造方法。请先参阅图2A,接着,提供支撑板200。图2A所示的支撑板200可包括可塑性板材220以及金属层211与212,而金属层211与212个别可以是一片金属箔,例如铜箔或铝箔。金属层211具有凹陷图案P2,而凹陷图案P2可用压迫(pressing)、曝光显影(lithography)、铸模或电镀等方式来形成。接着,将绝缘图案131与支撑板200结合,以使导体层110、承载板120、绝缘图案131以及支撑板200能组合成一体,其中将绝缘图案131与支撑板200结合的方法可以包括压迫承载板120于支撑板200。
在绝缘图案131与支撑板200结合之后,绝缘图案131会接触于支撑板200,并配置在凹陷图案P2内。此时,金属层211会配置在绝缘图案131以及可塑性板材220之间,如图2A所示。凹陷图案P2能与绝缘图案131配合,以使绝缘图案131可以被固定于凹陷图案P2内。此外,绝缘图案131的厚度T3可以大于或等于凹陷图案P2的深度D1。或者,绝缘图案131的厚度T3也可以小于凹陷图案P2的深度D1。
在其它实施方式中,绝缘图案131也可以是利用胶黏(adhering)的方法固定于凹陷图案P2内。举例而言,在压迫期间,可对支撑板200与绝缘图案131进行加热,以使绝缘图案131软化并产生黏性。如此,绝缘图案131能黏住支撑板200,从而将绝缘图案131固定于凹陷图案P2内。此外,也可使用绝缘图案131以外的胶材来黏合支撑板200与绝缘图案131,其中此胶材可以是能重复黏贴的感压胶(pressuresensitiveadhesives),其例如是橡胶系感压胶、压克力系感压胶或硅氧树脂(silicone)系感压胶,其中此胶材也可由硅氧树脂、橡胶、聚二甲基硅氧烷(Polydimethylsiloxane,PDMS)、聚甲基丙烯酸甲酯(Polymethylmethacrylate,PMMA,又称压克力)或树脂所制成。
另外,图2A所揭露的支撑板200为包括可塑性板材220以及金属层211与212的复合材料板,其具有多层结构。不过,在其它实施方式中,支撑板200也可以是一块陶瓷板、金属板、塑料板,或是没有多层结构的复合材料板,其中此塑料板例如是聚甲基丙烯酸甲酯板,也就是压克力板,而金属板可由单一金属材料或合金材料所构成。因此,支撑板200并不限定只能是如图2A所示的复合材料板。
请参阅图2A与图2B,在绝缘图案131与支撑板200结合之后,移除承载板120,并保留导体层110,以暴露导体层110。移除承载板120的方法有多种,而在本实施方式中,可以利用离型层121从导体层110剥离承载板120,其中承载板120可以采用徒手或机器来剥离。此外,在其它实施方式中,当承载板120为一整块金属板时,移除承载板120的方法可以是蚀刻。所以,移除承载板120的方法不限制只能是剥离。
请参阅图2B与图2C,接着,图案化导体层110,以形成线路层111,其为一种线路结构,其中形成线路层111的方法可以是微影(photolithography)与蚀刻(etching)。线路层111包括至少一个连接垫112与至少一个装设垫113,其中装设垫113用于供电子组件410(请参阅图3B)装设,而连接垫112用于电性连接电子组件410。此外,图2C所示的装设垫113的数量仅为一个,而连接垫112的数量为两个,但在其它实施方式中,装设垫113的数量可以是多个,而连接垫112的数量可以是一个、三个或三个以上。所以,装设垫113与连接垫112两者的数量不受限于图2C所示。
请参阅图2D,在形成线路层111之后,可以改变线路层111表面的粗糙度(roughness)。详细而言,根据产品需求,线路层111的表面111s可以经过表面处理(surfacetreatment),以使表面111s获得能满足产品需求的粗糙度,其中此表面处理例如是粗糙化(roughening)或抛光(polishing)。粗糙化可以是一般电路板制造技术中的黑化或棕化,而在线路层111经过此粗糙化之后,表面111s会形成一层粗糙氧化层,其例如是氧化铜层。如此,可以增加表面111s原本的粗糙度。
上述抛光可以是刷磨(brushing)或电抛光(electropolishing),而在导体层110经过抛光之后,可以降低表面110s原本的粗糙度。另外,线路层111的表面111s也可以预先形成粗糙氧化层,例如氧化铜层,而上述表面处理可以是去除部分粗糙氧化层,以降低表面111s原本的粗糙度,其中此表面处理可以是刷磨、照射雷射或电浆蚀刻。
在改变线路层111表面的粗糙度之后,可以在线路层111上形成保护层140。至此,一种包括支撑板200、线路层111、与线路层111堆栈及连接的绝缘图案131、接合材料132以及保护层140的封装载板311基本上已制造完成。保护层140可以相同于接合材料132。也就是说,保护层140也可以是焊料、金属层或有机助焊层(OSP)。此外,须注意的是,本实施方式的制造方法可以包括改变线路层111表面的粗糙度以及形成保护层140这两个步骤,但其它实施方式的制造方法也可以不包括上述两个步骤,所以封装载板311也可以不包括保护层140。
请参阅图2E,其为图2D的俯视示意图。在本实施方式中,多块封装载板311会先直接形成在工作板材(workingpanel,简称panel)300中。具体而言,工作板材300包括多块基板条301,而各个基板条301可具有一块或多块封装载板311。在完成图2D所示的制造流程之后,多块封装载板311可以一次形成在这些基板条301中。请参阅图2D与图2E,接着,切割支撑板200、绝缘图案131与线路层111,以将工作板材300切割成多块基板条301。
图3A至图3C绘示本发明一实施方式的电子封装件的制造方法的示意图。请参阅图3A与图3B,其中图3B是图3A中沿线II-II剖面所绘示的剖面示意图。在切割工作板材300,以形成多块基板条301之后,将一个或多个电子组件410装设于其中一块基板条301上。电子组件410可以采用打线(wire-bonding)或覆晶(flipchip)而装设于基板条301上,而电子组件410可以是裸晶或离散组件(discretecomponent)。电子组件410会装设于装设垫113上,而线路层111会位于电子组件410与绝缘图案131之间。
接着,在线路层111上形成覆盖线路层111与电子组件410的模封层430,其中模封层430更包覆电子组件410。至此,一种包括封装载板311、电子组件410以及模封层430的电子封装件400基本上已制作完成。
在图3B的实施方式中,电子组件410是采用打线而装设于基板条301上,其中电子组件410可经由黏着层420而贴附在装设垫113上,而黏着层420可为银胶或高分子胶。当黏着层420为银胶时,黏着层420会受到装设垫113的粗糙度影响而扩散。然而,由于线路层111的表面111s可先经过表面处理而改变粗糙度,因此黏着层420的扩散程度可受到控制,以使电子组件410能稳固地贴附在装设垫113上。同理,模封层430与线路层111之间的接合力(bondingforce)也与此粗糙度有关,所以线路层111也可利用上述表面处理来提高模封层430与线路层111之间的接合力,以避免模封层430脱落。
请参阅图3B与图3C,之后,将绝缘图案131从凹陷图案P2脱离,以移除支撑板200。具体而言,支撑板200与绝缘图案131之间的接合力小于或远小于绝缘图案131与线路层111之间的接合力,因此可对支撑板200施加外力,例如用手或机器将支撑板200从绝缘图案131拉开。
移除支撑板200之后,绝缘图案131会裸露出来,其中开口131a对应(alignedto)连接垫112,而与开口131b对应装设垫113。此外,位于开口131a处的接合材料132可用来连接焊料,例如锡球,而位于开口131b处的接合材料132可用来连接散热器(heatsink),以帮助电子组件410散热。接着,利用刀具40,对基板条301(请参考图3A)切块(dicing),以形成不含支撑板200的电子封装件401及其封装载板312。
必须说明的是,在其它实施方式中,各个基板条301可以是一个封装载板311,所以工作板材300(请参考图2E)可以直接切割成多块含支撑板200的封装载板311。因此,在完成电子组件410的装设以及模封层430的形成之后,无须再对基板条301进行切块,而支撑板200可以保留下来,连同电子封装件401一起出货。
图4A与图4B绘示本发明另一实施方式的封装载板的制造方法的示意图,其中本实施方式与前述实施方式相似。例如,本实施方式的制造方法也包括前述实施方式的流程。以下内容主要介绍本实施方式与前述实施方式的差异,不再赘述两者相同的流程。
请参阅图4A,首先,提供承载板520以及至少两层导体层110。这些导体层110皆配置在承载板520上,且承载板520位于这些导体层110之间。基本上,承载板520与前述承载板120相似,且承载板520也包括离型层121、介电层123以及金属层122。
不过,与承载板120相比,承载板520包括二层可供导体层110配置的离型层121。虽然图4A中的承载板520没有包括金属层124,但图4A中的金属层122实质上相同于金属层124。金属层122与124之间的差异仅在于有无离型层121的覆盖。此外,承载板520中的介电层123与这些金属层122可换成陶瓷板或金属板。
接着,在这些导体层110上分别形成两个绝缘图案131。之后,可在绝缘图案131所暴露的部分导体层110上形成接合材料132。提供两块支撑板200,并将这些绝缘图案131与这些支撑板200分别结合,其中这些绝缘图案131接触于这些支撑板200。然后,移除承载板520,并保留这些导体层110,其中移除承载板520的方法与移除承载板120的方法相同,不再重复赘述。
请参阅图4A与图4B,在移除承载板520之后,图案化这些导体层110,以形成至少两层线路层111。至此,如图4B所示,两块封装载板基本上已制造完成,而多个电子组件410可以分别装设于这些封装载板的装设垫113上,如图3B与图3C所示。此外,在形成这些线路层111之后,可对这些封装载板进行如图2D所揭露的流程。例如,改变这些线路层111表面的粗糙度,以及在线路层111上形成保护层140(如图2D所示)。
图5A与图5B绘示本发明另一实施方式的电子封装件的制造方法的示意图,其中本实施方式与前述图1A至图2E所示的实施方式相似。例如,本实施方式的制造方法也包括前述图1A至图2C中所揭露的流程。然而,不同于前述图2D所示的流程,本实施方式的制造方法没有包括保护层140的形成,但有包括防焊层531的形成。
请参阅图5A,在形成线路层111之后,在线路层111的表面111s上形成暴露线路层111的防焊层531,其中形成防焊层531的方法可相同于形成绝缘图案131的方法。防焊层531局部覆盖线路层111,其中防焊层531可完全覆盖装设垫113,并暴露连接垫112的一部分,如图5A所示。
在形成防焊层531之后,可在没有被防焊层531覆盖的表面111s上形成保护层540,其中保护层540可以是金属层,例如镍层、金层、银层、钯层、镍金层或镍钯金层,而保护层540能帮助线路层111避免氧化。此外,保护层540可用电镀来形成。
具体而言,在绝缘图案131与支撑板200结合后,具有凹陷图案P2的金属层211会与线路层111电性导通。例如,在接合材料132为焊料或金属层的情况下,金属层211与接合材料132接触,以使金属层211经由接合材料132而与线路层111电性导通。此外,在无接合材料132的情况下,金属层211可以直接接触线路层111,以使金属层211与线路层111电性导通。之后,进行电镀。在进行电镀的过程中,由于金属层211与线路层111电性导通,因此对金属层211通电,能对线路层111进行电镀,从而在线路层111上形成防焊层531所暴露的保护层540。
在传统电路板电镀流程中,通常会在工作板材上制造电镀条(platingbar)。电镀条电性连接所有基板条的线路层,以使这些基板条的线路层能经由电镀条而彼此电性连接,从而进行电镀,在线路层上形成保护层。因此,在形成保护层之后,电镀条需要被移除或切断,以避免发生短路
本实施方式利用支撑板200的金属层211来进行电镀流程,从而形成保护层540。相较于传统电路板电镀流程,本实施方式不需要电镀条来进行形成保护层540的电镀流程。如此,本实施方式的制造方法能省略电镀条,增加工作板材上可以制造线路的区域,从而能从一块工作板材制造出较多的封装载板。
请参阅图5B,在形成防焊层531与保护层540之后,可进行如前述图3B所示的流程,将一个或多个电子组件410利用黏着层420装设于装设垫113上,其中电子组件410可以采用打线或覆晶来装设,并电性连接保护层540。接着,在防焊层531上形成包覆电子组件410的模封层430。至此,一种包括防焊层531、保护层540、电子组件410以及模封层430的电子封装件500基本上已制作完成。此外,在模封层430形成之后,可以进行如图3C所示的流程。也就是将支撑板200与绝缘图案131分开,以移除支撑板200,以及进行切块,形成不含支撑板200的电子封装件500。
图6A至图6G绘示本发明另一实施方式的封装载板的制造方法的示意图,其中本实施方式与前述实施方式相似。例如,本实施方式的制造方法也采用导体层110与承载板120,并且也包括绝缘图案131、防焊层531与保护层540的形成。以下内容主要介绍本实施方式与前述实施方式的差异,相同的技术特征不再赘述。
请参阅图6A,首先,提供承载板120与位在承载板120上的导体层110,并且在导体层110的表面110s上形成阻障层611。之后,在阻障层上611形成种子层612,其中阻障层611位于导体层110与种子层612之间。阻障层611与种子层612可皆为金属层,而阻障层611的材料不同于导电层110与种子层612。例如,阻障层611可为镍金属层,而导电层110与种子层612可为铜金属层。此外,形成阻障层611与种子层612的方法可为沉积,其例如是化学气相沉积、物理气相沉积、电镀或无电电镀。
请参阅图6B,接着,在种子层612上形成至少一层线路层613,其为一种线路结构。线路层613具有开口H1。线路层613可用电镀而形成,而在此电镀过程中,种子层612与阻障层611会被通电,以在种子层612上沉积。
线路层613可用加成法(additivemethod)或减成法(subtractivemethod)来形成。当线路层613是用加成法来形成时,线路层613可以是用显影后的干膜(dryfilm)或光阻作为屏蔽,并通过电镀而直接在种子层612上形成。当线路层613是用减成法来形成时,可以先利用电镀将种子层612变厚。之后,对此变厚的种子层612进行微影与蚀刻,以形成线路层613。
须注意的是,由于阻障层611为金属层,因此阻障层611也可以做为电镀用的种子层。所以,在其它实施方式中,即使没有种子层612,也可以利用阻障层611来进行电镀而形成线路层613。
请参阅图6C,接着,在线路层613上形成绝缘图案131,其中绝缘图案131会填入开口H1,并接触种子层612。之后,可在绝缘图案131所暴露的部分线路层613上形成接合材料132。
请参阅图6D,接着,提供支撑板200,并将绝缘图案131与支撑板200结合,其中绝缘图案131接触于支撑板200。金属层211具有与绝缘图案131配合的凹陷图案(未标示),其中绝缘图案131位于此凹陷图案内。将绝缘图案131与支撑板200结合的方法与前述实施方式相同,故不再重复叙述。
请参阅图6D与图6E,在绝缘图案131与支撑板200结合之后,移除承载板120,并保留线路层613。此时,导体层110裸露出来。请参阅图6E与图6F,接着,移除导体层110、阻障层611与种子层612,其中移除这些膜层的方法可以是湿式蚀刻。由于阻障层611的材料不同于导电层110,因此移除阻障层611的蚀刻液(etchant)不同于移除导电层110的蚀刻液,其中阻障层611(例如镍)可用酸性蚀刻液来移除,而导电层110(例如铜)可用碱性蚀刻液来移除。
请参阅图6G,之后,在线路层613上形成防焊层531与保护层540。线路层613包括连接垫613c与装设垫613p,其中防焊层531可完全覆盖装设垫613p,并暴露连接垫613c的一部分,如图6G所示。
在绝缘图案131与支撑板200结合后,具有金属层211会与线路层613电性导通。例如,金属层211经由接合材料132而与线路层613电性导通。或者,金属层211可直接接触线路层613,以使金属层211与线路层613电性导通。如此,在进行电镀流程中,利用金属层211与线路层613之间的电性导通,电流能经由金属层211而传递至线路层613,从而在线路层613上形成保护层540。此外,线路层613可具有至少一个电镀夹点(electroplatingclamppoint)。
值得一提的是,在形成防焊层531与保护层540之后,可进行如前述图3B所示的流程,将一个或多个电子组件装设于装设垫613p上,并电性连接于连接垫613c。接着,在防焊层531上形成包覆电子组件的模封层。此外,在模封层形成之后,可以进行如图3C所示的流程。也就是移除支撑板200以及进行切块,以形成不含支撑板200的电子封装件。
图7A至图7G绘示本发明另一实施方式的封装载板的制造方法的示意图,其中本实施方式与前述实施方式相似。例如,本实施方式的制造方法也采用承载板120,并且也包括绝缘图案131的形成。以下内容主要介绍本实施方式与前述实施方式的差异,相同的技术特征不再赘述,也不重复绘示。
请参阅图7A,首先,提供导体层811以及承载板120。导体层811堆栈在承载板120上,并配置在离型层121上,其中离型层121位在导体层811与金属层122之间。导体层811可为金属箔片,其例如是铜箔、银箔、铝箔或合金箔。导体层811的厚度T7可小于导体层110的厚度,且厚度T7可以是3微米。
请参阅图7B,接着,在承载板120上形成第一线路层812,其中第一线路层812是用加成法而形成。具体而言,第一线路层812的形成方法包括:在导体层811上形成第一图案屏蔽(patternedmask)M71,其例如是显影后的干膜或光阻。接着,利用导体层811作为种子层来进行电镀,以在未被第一图案屏蔽M71所覆盖的导体层811的表面上形成第一线路层812。
请参阅图7C与图7D,接着,在第一线路层812上形成多根金属柱813,其中这些金属柱813可用微影与沉积而形成。详细而言,在形成第一线路层812之后,保留第一图案屏蔽M71,并在第一图案屏蔽M71与第一线路层812上形成第二图案屏蔽M72。第二图案屏蔽M72例如是显影后的干膜或光阻,并覆盖及接触第一图案屏蔽M71与第一线路层812。
接着,进行沉积流程,以在第一线路层812上形成这些金属柱813。上述沉积流程可以是电镀,而在形成这些金属柱813的流程中,第一线路层812仍电性连接于导体层811,因此第一线路层812可以作为用于形成金属柱813的电镀种子层。
请参阅图7E,在形成金属柱813之后,移除第一图案屏蔽M71与第二图案屏蔽M72。接着,形成覆盖第一线路层812与这些金属柱813的介电层821,其中介电层821例如是已固化的树脂或胶片(prepreg),而介电层821可用涂布或压合(laminating)来形成。在形成介电层821之后,研磨(grinding)介电层821,以使这些金属柱813的一端被裸露出来。
接着,在介电层821上形成一连接这些金属柱813的第二线路层814,以使这些金属柱813电性连接第一线路层812与第二线路层814,其中第二线路层814可用加成法或减成法来形成。此外,第二线路层814与金属柱813也可用增层法(build-up)来形成。至此,一种包括两层线路层(即第一线路层812与第二线路层814)、位在这些线路层之间的介电层821以及多根位于介电层821中的金属柱813的线路结构已形成在承载板120上。
须说明的是,图7E中的线路结构包括二层线路层,但在其它实施方式中,线路结构可以包括至少三层线路层,以及至少两层介电层821。换句话说,可在第二线路层814上继续形成线路层、介电层821与金属柱813。因此,图7A至图7E的方法也可以用来制造包括至少三层线路层的线路结构。此外,在形成上述线路结构之后,可在第二线路层814上依序形成绝缘图案131与接合材料132。
请参阅图7F,接着,提供支撑板1000,并将绝缘图案131与支撑板1000结合,其中绝缘图案131接触于支撑板1000。支撑板1000可以是支撑板200或其它适合的支撑板,所以支撑板1000也具有与绝缘图案131配合的凹陷图案(未标示)。
请参阅图7F与图7G,接着,移除承载板120与导体层811,其中移除导体层811的方法可以是湿式蚀刻。之后,可以在第一线路层812上形成图5A所示的防焊层531与保护层540。或者,也可以在第一线路层812上形成图2D所示的保护层140。
接着,可进行如前述图3B所示的流程,将一个或多个电子组件装设于第一线路层812的装设垫812p上,并电性连接于第一线路层812的连接垫812c。之后,形成包覆电子组件的模封层。在模封层形成之后,可以进行如图3C所示的流程。也就是移除支撑板1000以及进行切块,以形成不含支撑板1000的电子封装件。
图8A至图8E绘示本发明另一实施方式的封装载板的制造方法的示意图,其中本实施方式与前述图7A至图7G实施方式相似。例如,本实施方式的制造方法也采用承载板120,并且也包括绝缘图案131以及含至少二层线路层的线路结构的形成。以下内容主要介绍本实施方式与前述实施方式的差异,相同的技术特征不再赘述,也不重复绘示。
请参阅图8A与图8B,有别于图7B所示的第一线路层812,本实施方式的第一线路层912是用减成法而形成。请参阅图8A,第一线路层912的形成方法包括:提供导体层110以及承载板120,并在导体层110的表面110s上形成图案屏蔽M81,其例如是显影后的干膜或光阻。
请参阅图8A与图8B,接着,利用图案屏蔽M81,蚀刻导体层110,以形成第一线路层912,其中第一线路层912具有暴露离型层121的开口H2。在形成第一线路层912之后,移除图案屏蔽M81。
请参阅图8C,接着,在第一线路层912上装设。电子组件900。电子组件900可以是电子组件410,并可利用打线、覆晶或焊接而装设在第一线路层912上。请参阅图8D,之后,先在第一线路层912上形成多根金属柱913,其中金属柱913的形成方法可以相同于金属柱813。不过,用于形成金属柱913的图案屏蔽(未绘示)的厚度可大于前述第二图案屏蔽M72,以至于金属柱913的长度可以大于金属柱813的长度。
在形成金属柱913之后,形成覆盖第一线路层912与这些金属柱913的介电层921,其中介电层921例如是已固化的树脂或胶片,而介电层921可用涂布或压合来形成。在形成介电层921之后,研磨介电层921,以使这些金属柱913的一端被裸露出来。
请参阅图8D与图8E,接着,在介电层921上形成一连接这些金属柱913的第二线路层914,以使这些金属柱913电性连接第一线路层912与第二线路层914,其中第二线路层914可用加成法或减成法来形成。此外,第二线路层914与金属柱913也可用增层法来形成。至此,一种包括两层线路层(即第一线路层912与第二线路层914)、介电层921、电子组件900以及多根金属柱913的线路结构已形成在承载板120上。
须说明的是,在其它实施方式中,可在第二线路层914上继续形成线路层、介电层921与金属柱913。因此,图8A至图8E的方法也可以用来制造包括至少三层线路层的线路结构。此外,在形成上述线路结构之后,可在第二线路层914上依序形成绝缘图案131与接合材料132。
接着,提供支撑板1000,并将绝缘图案131与支撑板1000结合,其中绝缘图案131接触于支撑板1000。之后,移除承载板120,并且可以在第一线路层912上形成图5A所示的防焊层531与保护层540。或者,也可以形成图2D所示的保护层140。
后续可进行如前述图3B所示的流程,将一个或多个电子组件装设于第一线路层912的装设垫912p上,并电性连接于第一线路层912的连接垫912c。之后,形成包覆电子组件的模封层。在模封层形成之后,可以进行如图3C所示的流程。也就是移除支撑板1000以及进行切块,以形成不含支撑板1000的电子封装件。
特别一提的是,在图8A至图8D中,离型层121可以换成图6A的阻障层611。如此,在形成第一线路层912的过程中,可避免蚀刻液伤害金属层122,而承载板120可以利用蚀刻来移除。另外,图4A中的承载板520可以应用于图5A至图8E所揭露的多种实施方式,以使这些实施方式能由一块承载板520制造出两块封装载板,从而增加产量(production)。
综上所述,相较于习知具有核心层的电子封装件,本发明的电子封装件具有较薄的厚度。因此,此电子封装件能满足目前智慧手机(smartphone)、平板计算机(tablet)、个人数字助理(PersonalDigitalAssistant,PDA)、笔记型计算机(laptop)以及掌上游戏机(handheldgameconsole)等行动装置(mobiledevice)朝向薄形化的发展趋势,并适合应用于上述行动装置中。
此外,在直接形成多块封装载板于工作板材内之后,可以先对这些封装载板进行检查,以判别出正常及异常的封装载板。如此,可以减少电子组件装设在异常封装载板的机率,从而提高电子封装件的良率。
以上所述仅为本发明的实施方式,其并非用以限定本发明要求专利保护的范围。任何熟习所属技术领域的技术人员,在不脱离本发明的精神与范围内,所作的更动及润饰的等效替换,仍为本发明要求专利保护的范围内。

Claims (25)

1.一种封装载板的制造方法,包括:
提供一承载板与一导体层,且所述导体层位在所述承载板上;
在所述导体层上形成一绝缘图案,且所述绝缘图案暴露部分所述导体层;
提供一支撑板,并将所述绝缘图案与所述支撑板结合,且所述绝缘图案接触于所述支撑板;
在所述绝缘图案与所述支撑板结合之后,移除所述承载板,并保留所述导体层;以及
在移除所述承载板之后,图案化所述导体层,以形成一线路层。
2.如权利要求1所述的封装载板的制造方法,其特征在于,所述绝缘图案为一防焊层。
3.如权利要求1所述的封装载板的制造方法,更包括在所述绝缘图案所暴露的部分所述导体层上形成一接合材料。
4.如权利要求3所述的封装载板的制造方法,其特征在于,所述接合材料为焊料、金属层或有机助焊层。
5.如权利要求1所述的封装载板的制造方法,其特征在于,所述支撑板具有一与所述绝缘图案配合的凹陷图案,在所述绝缘图案与所述支撑板结合之后,所述绝缘图案位于所述凹陷图案内。
6.如权利要求1所述的封装载板的制造方法,其特征在于,所述承载板包括一主体板与一离型层,所述离型层配置在所述导体层与所述主体板之间。
7.如权利要求1所述的封装载板的制造方法,在形成所述线路层之后,更包括在所述线路层上形成一暴露所述线路层的防焊层。
8.如权利要求7所述的封装载板的制造方法,其特征在于,所述支撑板包括一与所述线路层电性导通的金属层,在形成所述防焊层之后,更包括:
对所述金属层通电,以对所述线路层进行电镀,从而形成一保护层,且所述防焊层暴露所述保护层。
9.如权利要求1所述的封装载板的制造方法,在形成所述线路层之后,更包括改变所述线路层的表面粗糙度。
10.如权利要求1所述的封装载板的制造方法,其特征在于:
提供至少两层所述导体层,且所述承载板位于所述些导体层之间;
在所述些导体层上分别形成所述些绝缘图案;
提供两块所述支撑板;
将所述些绝缘图案与所述些支撑板分别结合,且所述些绝缘图案接触于所述些支撑板;
在所述些绝缘图案与所述些支撑板结合之后,移除所述承载板,并保留所述些导体层;以及
在移除所述承载板之后,图案化所述些导体层,以分别形成所述些线路层。
11.一种封装载板的制造方法,包括:
在一承载板上形成一线路结构与一绝缘图案,所述绝缘图案连接所述线路结构,且所述线路结构位在所述绝缘图案与所述承载板之间;
提供一支撑板,并将所述绝缘图案与所述支撑板结合,且所述绝缘图案接触于所述支撑板;以及
在所述绝缘图案与所述支撑板结合之后,移除所述承载板,并保留所述线路结构。
12.如权利要求11所述的封装载板的制造方法,其特征在于,形成所述线路结构的方法包括:
提供一位在所述承载板上的导体层;
在所述导体层上形成一阻障层;以及
在所述阻障层上形成至少一线路层,且所述绝缘图案形成在所述至少一线路层上。
13.如权利要求12所述的封装载板的制造方法,其特征在于,在移除所述承载板之后,移除所述阻障层与所述导体层。
14.如权利要求12所述的封装载板的制造方法,其特征在于,形成所述至少一线路层的方法包括:
在所述阻障层上形成一种子层,且所述阻障层位于所述导体层与所述种子层之间;以及
在移除所述承载板之后,更移除所述种子层。
15.如权利要求11所述的封装载板的制造方法,其特征在于,形成所述线路结构的方法包括:
在所述承载板上形成一第一线路层;
在所述第一线路层上形成多根金属柱;
在形成所述些金属柱之后,形成一覆盖所述第一线路层与所述些金属柱的介电层;以及
在所述介电层上形成一连接所述些金属柱的第二线路层。
16.一种封装载板,包括:
一线路结构,包括至少一连接垫与一装设垫,且所述装设垫用于供一电子组件装设,而所述连接垫用于电性连接所述电子组件;以及
一绝缘图案,连接所述线路结构。
17.如权利要求16所述的封装载板,其特征在于,所述线路结构更包括:
至少两层线路层,且一层线路层包括所述至少一连接垫与所述装设垫;
至少一介电层,位于所述至少两层线路层之间;以及
多根金属柱,电性连接所述至少两层线路层,并位于所述至少一介电层中。
18.如权利要求16所述的封装载板,其特征在于,所述线路结构为一线路层,而所述绝缘图案接触所述线路层,并具有一暴露所述至少一连接垫的开口。
19.如权利要求16所述的封装载板,更包括一支撑板,所述支撑板具有一与所述绝缘图案配合的凹陷图案,所述绝缘图案与所述支撑板结合,而所述绝缘图案位于所述凹陷图案内。
20.如权利要求19所述的封装载板,其特征在于,所述支撑板包括:
一可塑性板材;以及
一金属层,连接所述可塑性板材,并具有所述凹陷图案,且所述金属层配置在所述绝缘图案与所述可塑性板材之间。
21.一种电子封装件的制造方法,包括:
在如权利要求19所述的封装载板的所述装设垫上装设所述电子组件;
在所述线路结构上形成一包覆所述电子组件的模封层;以及
在形成所述模封层之后,移除所述支撑板。
22.如权利要求21所述的电子封装件的制造方法,更包括:
在装设所述电子组件于所述线路结构上之前,切割所述支撑板、所述绝缘图案与所述线路结构,以形成多块基板条,且所述电子组件装设于其中一块基板条上。
23.如权利要求22所述的电子封装件的制造方法,更包括:
在移除所述支撑板之后,对所述基板条切块。
24.一种电子封装件,包括:
一如权利要求16所述的封装载板;
所述电子组件,装设于所述装设垫上,并电性连接所述至少一连接垫,且所述至少一连接垫与所述装设垫皆位于所述电子组件与所述绝缘图案之间;以及
一模封层,覆盖所述电子组件。
25.如权利要求24所述的电子封装件,其特征在于,所述封装载板更包括一支撑板,所述支撑板具有一与所述绝缘图案配合的凹陷图案,所述绝缘图案与所述支撑板结合,而所述绝缘图案位于所述凹陷图案内。
CN201510080332.XA 2014-02-13 2015-02-13 电子封装件、封装载板及两者的制造方法 Pending CN105185716A (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201461939306P 2014-02-13 2014-02-13
US61/939,306 2014-02-13
US201462095229P 2014-12-22 2014-12-22
US201462095224P 2014-12-22 2014-12-22
US62/095,224 2014-12-22
US62/095,229 2014-12-22

Publications (1)

Publication Number Publication Date
CN105185716A true CN105185716A (zh) 2015-12-23

Family

ID=54069697

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201520107487.3U Active CN205028884U (zh) 2014-02-13 2015-02-13 电子封装件与封装载板
CN201510080332.XA Pending CN105185716A (zh) 2014-02-13 2015-02-13 电子封装件、封装载板及两者的制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201520107487.3U Active CN205028884U (zh) 2014-02-13 2015-02-13 电子封装件与封装载板

Country Status (4)

Country Link
US (1) US20150262927A1 (zh)
JP (1) JP6215243B2 (zh)
CN (2) CN205028884U (zh)
TW (2) TWM517410U (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111836451A (zh) * 2019-04-16 2020-10-27 北大方正集团有限公司 电路板加工方法及电路板

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI512924B (zh) * 2014-04-15 2015-12-11 Subtron Technology Co Ltd 基板結構及其製作方法
JP6451257B2 (ja) * 2014-11-21 2019-01-16 富士電機株式会社 半導体装置
TWI632647B (zh) * 2016-01-18 2018-08-11 矽品精密工業股份有限公司 封裝製程及其所用之封裝基板
TWI643532B (zh) * 2017-05-04 2018-12-01 南亞電路板股份有限公司 電路板結構及其製造方法
TWI646872B (zh) * 2018-01-11 2019-01-01 Nan Ya Printed Circuit Board Corporation 電路板結構及其製造方法
KR20220135762A (ko) * 2021-03-31 2022-10-07 삼성전기주식회사 인쇄회로기판
CN114914222A (zh) * 2022-03-01 2022-08-16 珠海越亚半导体股份有限公司 用于制备封装基板的承载板、封装基板结构及其制作方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4029910B2 (ja) * 1994-03-18 2008-01-09 日立化成工業株式会社 半導体パッケ−ジの製造法及び半導体パッケ−ジ
US5534466A (en) * 1995-06-01 1996-07-09 International Business Machines Corporation Method of making area direct transfer multilayer thin film structure
JPH09275178A (ja) * 1996-04-03 1997-10-21 Matsushita Electric Ind Co Ltd 半導体パッケージとその製造方法
JP2001085450A (ja) * 1999-09-09 2001-03-30 Toshiba Corp 半導体装置及びその製造方法
JP2002093943A (ja) * 2000-09-11 2002-03-29 Mitsui Mining & Smelting Co Ltd 電子部品実装用フィルムキャリアテープの製造方法および電子部品実装用フィルムキャリアテープの製造装置
JP2002231769A (ja) * 2001-01-31 2002-08-16 Hitachi Cable Ltd テープキャリア及びその製造方法
JP3773896B2 (ja) * 2002-02-15 2006-05-10 Necエレクトロニクス株式会社 半導体装置の製造方法
JP4063119B2 (ja) * 2003-03-27 2008-03-19 日立化成工業株式会社 転写配線支持部材
JP4108643B2 (ja) * 2004-05-12 2008-06-25 日本電気株式会社 配線基板及びそれを用いた半導体パッケージ
CN1791311B (zh) * 2004-12-01 2012-02-22 新光电气工业株式会社 制造电路基板的方法和制造电子部件封装结构的方法
WO2008001915A1 (fr) * 2006-06-30 2008-01-03 Nec Corporation Carte de câblage, dispositif à semi-conducteurs l'utilisant et leurs procédés de fabrication
JP5203045B2 (ja) * 2008-05-28 2013-06-05 日本特殊陶業株式会社 多層配線基板の中間製品、多層配線基板の製造方法
TWI442530B (zh) * 2009-10-14 2014-06-21 Advanced Semiconductor Eng 封裝載板、封裝結構以及封裝載板製程
JPWO2013046500A1 (ja) * 2011-09-27 2015-03-26 パナソニックIpマネジメント株式会社 電子部品モジュールの製造方法
JP5372112B2 (ja) * 2011-11-04 2013-12-18 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
TWI557855B (zh) * 2011-12-30 2016-11-11 旭德科技股份有限公司 封裝載板及其製作方法
TWI538125B (zh) * 2012-03-27 2016-06-11 南茂科技股份有限公司 半導體封裝結構的製作方法
JP2013243227A (ja) * 2012-05-18 2013-12-05 Ibiden Co Ltd 配線板及びその製造方法
JP6029873B2 (ja) * 2012-06-29 2016-11-24 新光電気工業株式会社 配線基板、配線基板の製造方法及び半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111836451A (zh) * 2019-04-16 2020-10-27 北大方正集团有限公司 电路板加工方法及电路板
CN111836451B (zh) * 2019-04-16 2021-12-21 北大方正集团有限公司 电路板加工方法及电路板

Also Published As

Publication number Publication date
TWM517410U (zh) 2016-02-11
JP2015164189A (ja) 2015-09-10
JP6215243B2 (ja) 2017-10-18
CN205028884U (zh) 2016-02-10
TW201546912A (zh) 2015-12-16
US20150262927A1 (en) 2015-09-17
TWI588912B (zh) 2017-06-21

Similar Documents

Publication Publication Date Title
CN205028884U (zh) 电子封装件与封装载板
CN106409688B (zh) 一种超薄无芯封装基板的加工方法和结构
CN103188882B (zh) 一种电路板及其制作方法
CN103179795A (zh) 一种局部镀金印制板外层图形制作方法
CN106340461B (zh) 一种超薄无芯封装基板的加工方法和结构
CN104244616A (zh) 一种无芯板薄型基板的制作方法
TW201401464A (zh) 封裝基板、其製作方法及封裝結構
TW201438537A (zh) 配線基板的製造方法
CN107041078B (zh) 高密度柔性基板的制造方法
CN103489796B (zh) 元件内埋式半导体封装件的制作方法
CN108811375B (zh) 一种多层pcb盲槽垫片加工及填充方法
CN101437367B (zh) 一种印刷线路板的制作方法
CN104701188A (zh) 电子封装件、封装载板及此封装载板的制造方法
JP5047906B2 (ja) 配線基板の製造方法
CN104066280B (zh) 无芯板的制作方法及无芯板
JP2009206409A (ja) 配線基板の製造方法
JP2015133342A (ja) 配線基板の製造方法
TW200421961A (en) Multi-layer wiring substrate and the manufacturing method thereof
CN103887180B (zh) 引线框架加工方法
KR100990575B1 (ko) 미세 패턴을 갖는 인쇄회로기판 및 그 제조 방법
CN103887179B (zh) 引线框架加工方法
KR101368043B1 (ko) 양면연성회로기판의 구조
JP2016025284A (ja) 多層プリント配線板の製造方法
CN104979733B (zh) 连接器的制造方法
JP2012015334A (ja) 配線基板およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20151223