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CN104347601A - 半导体封装件及其制造方法 - Google Patents

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CN104347601A
CN104347601A CN201410349913.4A CN201410349913A CN104347601A CN 104347601 A CN104347601 A CN 104347601A CN 201410349913 A CN201410349913 A CN 201410349913A CN 104347601 A CN104347601 A CN 104347601A
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chip
wiring layer
semiconductor
bonding pad
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张喆容
金泳龙
A·N·张
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/14154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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Abstract

本发明构思的实施例包括一种具有多个层叠的半导体芯片的半导体封装件。多层衬底包括中心绝缘层、设置在中心绝缘层的上表面上的上布线层和设置在中心绝缘层的下表面上的第一下布线层。利用各种方式将层叠的半导体芯片连接至多层衬底和/或彼此连接。半导体封装件能够像基于倒装芯片接合的半导体封装件那样进行高性能操作，并且还通过克服由于单个半导体芯片导致的限制符合大容量的需要。本发明构思的实施例还包括用于制造该半导体封装件的方法。

Description

半导体封装件及其制造方法
相关申请的交叉引用
本申请要求于2013年7月23日在韩国知识产权局提交的韩国专利申请No.10-2013-0086982的权益，该申请的公开以引用方式全文并入本文。
技术领域
本发明构思涉及半导体封装件，更具体地说，涉及在预设封装(preset form factor)中可以以低成本制造的多层半导体封装件，以及制造该多层半导体封装件的方法。
背景技术
通常，在通过对晶圆执行若干半导体工艺形成的半导体芯片上执行封装工艺，从而形成半导体封装件。这种半导体封装件可分为两类：单层半导体封装件，其中通过倒装接合来层叠单个半导体芯片；以及多层半导体封装件，其中通过引线接合或硅穿孔(TSV)层叠多个半导体芯片。近来，半导体封装件更加高度地集成，并且还不断地要求其提供高可靠性、工艺简化、小型封装(small form factor)、成本有效性等。
发明内容
本发明构思的实施例提供了一种具有多个层叠的半导体芯片的半导体封装件。半导体封装件能够像基于倒装芯片接合的半导体封装件那样进行高性能操作，并且还通过克服由于单个半导体芯片导致的限制来满足大容量的需要。本发明构思的实施例还包括用于制造该半导体封装件的方法。
本发明构思的实施例还提供了一种可在预设封装中通过简易工艺以低成本制造的半导体封装件，以及一种制造该半导体封装件的方法。
根据本发明构思的一方面，提供了一种半导体封装件，该半导体封装件包括：多层衬底，其包括中心绝缘层、设置在中心绝缘层的上表面上的上布线层和设置在中心绝缘层的下表面上的第一下布线层；第一半导体芯片，其设置在上布线层上并经由穿透上布线层和中心绝缘层的穿透凸块连接至第一下布线层的埋置式下焊盘；以及第二半导体芯片，其按照偏移结构层叠在第一半导体芯片上，使得第二半导体芯片从第一半导体芯片水平地突出，并且第二半导体芯片经由上凸块连接至上布线层的上焊盘。
多个第一芯片焊盘可设置在第一半导体芯片的面对多层衬底的第一表面上，并且穿透凸块可将第一芯片焊盘连接至下焊盘。多个第二芯片焊盘可设置在第二半导体芯片的面对多层衬底的第一表面的突出部分上，并且上凸块可将第二芯片焊盘连接至上焊盘。第一芯片焊盘可布置在第一半导体芯片的第一表面的不与第二半导体芯片重叠的部分上。
穿透凸块中的每一个的厚度可对应于至少上布线层和中心绝缘层的厚度之和，并且穿透凸块中的每一个可将第一半导体芯片的第一芯片焊盘直接连接至所述下焊盘中的对应的下焊盘。上凸块中的每一个的厚度可对应于至少第一半导体芯片的厚度，并且上凸块中的每一个可将第二半导体芯片的第二芯片焊盘直接连接至所述上焊盘中的对应的上焊盘。
多层衬底可包括覆盖上布线层的上保护层和覆盖第一下布线层的下保护层。穿透凸块可穿过上保护层、上布线层和中心绝缘层连接至下焊盘。上凸块可穿过上保护层连接至上焊盘。
第一下布线层的一部分可构成下焊盘，或者形成在第一下布线层上的导电层可构成下焊盘。上布线层的一部分可构成上焊盘，或者形成在上布线层上的导电层可构成上焊盘。
穿透上布线层和中心绝缘层的多个通孔可形成在多层衬底中，并且将上布线层连接至第一下布线层的侧壁导电层可形成在所述多个通孔中的一些通孔中。
第二半导体芯片可经由附着膜或液体粘合剂附着至第一半导体芯片。可替换地，第二半导体芯片可在没有附着介质的情况下附着至第一半导体芯片。第一半导体芯片可经由附着膜或液体粘合剂附着至多层衬底。可替换地，第一半导体芯片可在没有附着介质的情况下层叠在多层衬底上。第一半导体芯片可通过穿透凸块附着至多层衬底。半导体封装件可包括密封件，所述密封件将上凸块以及第一半导体芯片和第二半导体芯片密封。
多层衬底还可包括至少一个下绝缘层，所述至少一个下绝缘层设置在第一下布线层的下表面上。第二下布线层可形成在所述至少一个下绝缘层上。
所述半导体封装件还可包括至少一个上半导体芯片，其设置在第二半导体芯片上。所述至少一个上半导体芯片可通过利用以下连接结构中的至少一个连接至多层衬底：第一连接结构，其通过引线接合连接至多层衬底；第二连接结构，其通过将所述至少一个上半导体芯片直接连接至多层衬底的中间凸块连接至多层衬底；以及第三连接结构，其通过形成在第一半导体芯片中的硅穿孔(TSV)以及通过将所述至少一个上半导体芯片连接至TSV的中间凸块连接至多层衬底。
根据本发明构思的另一方面，提供了一种半导体封装件，该半导体封装件包括：第一半导体芯片，其具有沿着第一半导体芯片的一侧布置在第一半导体芯片的第一表面上的多个第一芯片焊盘；第二半导体芯片，其按照偏移结构层叠在第一半导体芯片的第一表面上，使得第一芯片焊盘暴露出来，并且所述第二半导体芯片具有设置在第二半导体芯片的第一表面上的埋置式的第二芯片焊盘；密封件，其将第一半导体芯片和第二半导体芯片的侧表面密封；第一上绝缘层，其覆盖密封件和第二半导体芯片，并暴露出第二半导体芯片的埋置式的第二芯片焊盘；以及第一布线层，其通过第一上绝缘层连接至第二芯片焊盘，并沿着第一上绝缘层的上表面延伸。
第一芯片焊盘可被密封件覆盖，并且半导体封装件还可包括第二布线层，该第二布线层通过密封件和第一上绝缘层连接至第一芯片焊盘，并且沿着第一上绝缘层的上表面延伸。
所述半导体封装件还可包括保护层，该保护层覆盖第一上绝缘层和第一布线层，并包括孔，第一布线层的一部分通过所述孔暴露出来。所述半导体封装件还可包括外部连接构件，该外部连接构件设置在所述孔中并连接至第一布线层。
所述半导体封装件还可包括：第二上绝缘层，其覆盖第一上绝缘层和第一布线层，并且包括第一孔，第一布线层的一部分通过第一孔暴露出来；第三布线层，其通过第一孔连接至第一布线层，并沿着第二上绝缘层的上表面延伸；以及保护层，其覆盖第二上绝缘层和第三布线层，并且包括第二孔，第三布线层的一部分通过第二孔暴露出来。
密封件可覆盖第一半导体芯片的与第一表面相对的第二表面，或者可暴露出第一半导体芯片的第二表面。
根据本发明构思的另一方面，提供了一种制造半导体封装件的方法，该方法包括以下步骤：制备多层衬底，该多层衬底包括中心绝缘层、设置在中心绝缘层的上表面上的上布线层和设置在中心绝缘层的下表面上的下布线层，并且具有穿透上布线层和中心绝缘层的多个通孔；将穿透凸块插入所述多个通孔中；将第一半导体芯片层叠在多层衬底上；经由穿透凸块将第一半导体芯片连接至下布线层的埋置式的下焊盘；按照偏移结构将第二半导体芯片层叠在第一半导体芯片上，使得第二半导体芯片从第一半导体芯片水平地突出；以及经由上凸块将第二半导体芯片连接至上布线层的上焊盘。
制备多层衬底的步骤可包括：制备双面衬底，其中在中心绝缘层的两个表面上形成布线层；形成初始通孔，其穿透中心绝缘层和在中心绝缘层的两个表面上的布线层；以及形成导电层，其连接至布线层中的一个并阻挡初始通孔的一个入口。在形成初始通孔之后，可在初始通孔的周围蚀刻布线层的一部分以暴露出在初始通孔周围的中心绝缘层的上表面的一部分。
可替换地，制备多层衬底的步骤还可包括：制备两个单面衬底，在单面衬底中的每一个中，在中心绝缘层的一个表面上形成布线层；在一个单面衬底中形成第一初始通孔，使得第一初始通孔穿透中心绝缘层和布线层二者；在另一单面衬底中形成第二初始通孔，使得第二初始通孔仅穿透中心绝缘层；以及将两个单面衬底彼此耦接，使得第一初始通孔与第二初始通孔对齐。
在形成第一初始通孔之后，可在第一初始通孔的周围蚀刻布线层的一部分以暴露出在第一初始通孔周围的中心绝缘层的上表面的一部分。
在按照偏移结构层叠第二半导体芯片之后，所述方法还可包括在第二半导体芯片上层叠至少一个上半导体芯片。在层叠所述至少一个上半导体芯片的步骤中，可通过利用以下连接方法中的至少一种将所述至少一个上半导体芯片连接至多层衬底：第一连接方法，其通过引线接合将所述至少一个上半导体芯片连接至多层衬底；第二连接方法，其利用中间凸块将所述至少一个上半导体芯片直接连接至多层衬底；以及第三连接方法，其经由形成在第一半导体芯片中的TSV和连接至TSV的中间凸块将所述至少一个上半导体芯片连接至多层衬底。
根据本发明构思的另一方面，提供了一种制造半导体封装件的方法，该方法包括以下步骤：将第一半导体芯片设置在载体衬底上，使得第一半导体芯片的其上布置有多个第一芯片焊盘的第一表面面对载体衬底；将第二半导体芯片设置在第一半导体芯片上，使得第二半导体芯片的其上布置有多个第二芯片焊盘的第一表面面对载体衬底，并使得第二半导体芯片的所述多个第二芯片焊盘暴露出来；在载体衬底上形成密封件以将第一半导体芯片和第二半导体芯片的侧表面以及第一半导体芯片和第二半导体芯片的与它们各自的第一表面相对的第二表面密封；将载体衬底与第一半导体芯片和密封件分离；形成上绝缘层,该上绝缘层覆盖密封件和第一半导体芯片的第一表面并暴露出第一半导体芯片的埋置式第一芯片焊盘；形成第一布线层，该第一布线层通过上绝缘层连接至第一芯片焊盘并沿着上绝缘层的上表面延伸；以及形成保护层，该保护层覆盖上绝缘层和第一布线层并包括孔，第一布线层的一部分通过所述孔暴露出来。
在形成密封件的过程中，第二芯片焊盘可被密封件覆盖，并且形成第一布线层的步骤可包括形成第二布线层，该第二布线层穿过密封件和上绝缘层连接至第二芯片焊盘并沿着上绝缘层的上表面延伸。
可通过电镀形成第一布线层。在形成保护层之后，连接至第一布线层的外部连接构件可设置在所述孔中。
附图说明
从以下结合附图的详细描述中将更加清楚地理解本发明构思的示例性实施例，其中：
图1是根据本发明构思的实施例的半导体封装件的剖视图；
图1B是示出图1的半导体封装件中的第一半导体芯片和第二半导体芯片的偏移层叠结构的平面图，其中反映了芯片焊盘的位置；
图2至图5是根据本发明构思的实施例的半导体封装件的剖视图；
图6A至图6C是根据本发明构思的实施例的其中层叠了三个半导体芯片的半导体封装件的剖视图，以及示出三个半导体芯片的不同层叠的平面图，其中反映了芯片焊盘的位置；
图7和图8是根据本发明构思的实施例的半导体封装件的剖视图，在每一个半导体封装件中层叠了三个半导体芯片；
图9A和图9B是示出图7或图8的半导体封装件中的三个半导体芯片的不同层叠的平面图，其中反映了芯片焊盘的位置；
图10A至图10C是根据本发明构思的实施例的其中层叠了三个半导体芯片的半导体封装件的剖视图，以及示出芯片焊盘与硅穿孔(TSV)之间的关系的平面图；
图11至图15是根据本发明构思的实施例的半导体封装件的剖视图；
图16A和图16B是根据本发明构思的实施例的其中层叠了三个半导体芯片的半导体封装件的剖视图，以及示出三个半导体芯片的层叠的平面图，其中反映了芯片焊盘的位置；
图17A至图17D是示出制造图1A的半导体封装件的方法的剖视图；
图18A至图18E是示出根据本发明构思的实施例的在图17A中示出的半导体封装件制造工艺中形成通孔的方法的剖视图；
图19A至图19D是示出根据本发明构思的另一实施例的在图17A中示出的半导体封装件制造工艺中形成通孔的方法的剖视图；
图20A至图20D是示出在通孔中形成侧壁导电层以在图1A的半导体封装件中将上布线层连接至下布线层的方法的剖视图；
图21A至图21H是示出制造图11的半导体封装件的方法的剖视图；
图22是根据本发明构思的实施例的存储卡的框图；
图23是根据本发明构思的实施例的电子系统的示意性框图；以及
图24是可应用根据本发明构思的实施例的半导体封装件的电子装置的透视图。
具体实施方式
现在将参照附图更加全面地描述本发明构思，附图中示出了本发明构思的示例性实施例。
然而，本发明构思可按照许多不同的形式实现，并且不应构造为限于本文阐述的实施例；相反，提供这些实施例以使得本公开将是彻底和完整的，并且将把本发明构思完全传递给本领域普通技术人员。
下文中，当元件被称作“连接至”另一元件时，该元件可直接连接至另一元件，或者可存在中间元件。相似地，当元件被称作“位于”另一元件或层“上”时，该元件可直接位于另一元件上，或者可存在中间元件。在附图中，为了解释的清楚和方便，夸大了各个元件的结构或大小，并且未示出描述中未涉及的部分。相同的附图标记在说明书中始终指代相同元件。本文使用的术语仅是为了描述示例性实施例的目的，而不旨在限制本发明构思。
如本文所用，术语“和/或”包括相关所列项中的一个或多个的任何和所有组合。诸如“中的至少一个”的表达当位于所列元件之前时，其修饰元件的整个列表而非修饰该列表中的单独的元件。
图1A是根据本发明构思的实施例的半导体封装件1000的剖视图。
参照图1A，半导体封装件1000可包括多层衬底100、第一半导体芯片200、第二半导体芯片300、密封件500和外部连接构件600。
多层衬底100可包括中心绝缘层110、下布线层120和上布线层130。可通过用铜(Cu)箔涂布通过压塑例如酚或环氧玻璃(或FR-4)树脂以使其具有特定厚度而获得的板来制造多层衬底100。换句话说，通过压塑例如酚或环氧玻璃(或FR-4)树脂以使其具有特定厚度而获得的板可对应于中心绝缘层110，而涂布在中心绝缘层110的上表面和下表面上的Cu箔可分别被图案化为下布线层120和上布线层130。例如，中心绝缘层110可包括纸、玻璃纤维、增强底部，以增强强度或最小化随温度而变的尺寸变化。
通常，多层衬底可分为两类：单面衬底，其中仅在中心绝缘层110的一个表面上形成布线层；和双面衬底，其中分别在中心绝缘层110的两个表面上形成布线层，如根据当前实施例的多层衬底100。可替换地，可利用半固化绝缘体形成至少三个Cu箔层，因此可在多层衬底上形成至少三个布线层。作为参考，术语“衬底”可由印刷电路板(PCB)替代，并且PCB可分为单层PCB和双层PCB。
根据当前实施例的多层衬底100可包括多个通孔H1。通孔H1可穿透上布线层130和中心绝缘层110。下布线层120可设置在通孔H1下方以阻挡通孔H1的底部。如图1A所示，穿透凸块250设置在通孔H1中，因此下布线层120可电连接至第一半导体芯片200。后面将参照图18A至图19D更详细地描述在多层衬底100中形成通孔H1的方法。
如图1A所示，下布线层120可被划分为多个下布线部分。下布线层120可直接连接至穿透凸块250，并且还可通过设置在中心绝缘层110和上布线层130中的内部布线(未示出)连接至上凸块350。如图1A所示，下布线层120连接至外部连接构件600，因此穿透凸块250和上凸块350可连接至外部连接构件600。
上布线层130也可被划分为多个上布线部分，并且可连接至上凸块350。上布线层130可与穿透凸块250电分离。上布线层130可经由设置在中心绝缘层110中的内部布线连接至下布线层120，因此可电连接至外部连接构件600。
下布线层120和上布线层130可与穿透凸块250、上凸块350和外部连接构件600一起用作用于将层叠在多层衬底100上的第一半导体芯片200和第二半导体芯片300电连接至外部装置(未示出)的介质。
虽然上面已经描述了下布线层120和上布线层130由Cu箔形成，但是用于形成下布线层120和上布线层130的材料不限于此。例如，下布线层120和上布线层130可由铝(Al)或镍(Ni)等形成。下布线层120和上布线层130中的每一个可为诸如Ni/Cu层、Al/Ni层或TiW/Ni层之类的多层金属布线层，而非单层布线层。
下布线层120和上布线层130可用作焊盘。换句话说，下布线层120的连接至穿透凸块250的部分可构成下布线层120的下焊盘，并且上布线层130的连接至上凸块350的部分可构成上布线层130的上焊盘。特殊焊盘可与下布线层120和上布线层130分离地形成。后面将参照图2更详细地描述这一点。
下布线层120的下焊盘可具有埋置式结构。换句话说，下布线层120的下焊盘可设置在多层衬底100的通孔H1的下部中，并且穿透凸块250可设置在下焊盘上。因此，下布线层120的下焊盘可为埋置式。
可形成保护层以防止下布线层120和上布线层130受到外部物理和/或化学损坏。换句话说，下保护层142可覆盖下布线层120，并且上保护层144可覆盖上布线层130。下保护层142和上保护层144可由例如阻焊剂(SR)或干膜抗蚀剂(DFR)形成。不排除诸如氧化层或氮化层之类的普通绝缘层。
第一半导体芯片200和第二半导体芯片300可为存储芯片或非存储芯片。在一些情况下，第一半导体芯片200和第二半导体芯片300中的一个可为存储芯片，而另一个可为非存储芯片。当第一半导体芯片200和第二半导体芯片300是非存储芯片时，它们可为诸如CPU或微处理器之类的逻辑芯片。当第一半导体芯片200和第二半导体芯片300是存储芯片时，存储芯片可包括各种存储器，例如DRAM、SRAM、闪速存储器、PRAM、ReRAM、FeRAM和MRAM。
第一半导体芯片200可通过附着介质160层叠在多层衬底100上，使得第一半导体芯片200的其上形成有第一芯片焊盘220的第一表面S1面对多层衬底100。第一表面S1可为这样的有源表面，其上形成有例如多个半导体器件、布线和第一芯片焊盘220。第一表面S1可由保护性绝缘层(未示出)覆盖，但是仅第一芯片焊盘220可通过保护性绝缘层暴露出来。
第一半导体芯片200可通过穿透凸块250物理和/或电连接至多层衬底100的下布线层120，如图1A所示。例如，第一半导体芯片200可通过倒装芯片接合经由穿透凸块250连接至下布线层120。
各个穿透凸块250可包括金属柱252和焊料254。金属柱252可为Cu柱。然而，金属柱252的材料不限于此。例如，金属柱252可由Al、Ni、金(Au)或其合金形成。金属柱252可具有圆柱形。然而，金属柱252的形状不限于此，而是可为诸如多棱柱或椭圆柱之类的各种形状中的任何一种。例如，金属柱252可通过电镀或化学镀形成在第一半导体芯片200的第一芯片焊盘220上。金属柱252可通过沉积形成。
焊料254可形成在金属柱252上并可由锡(Sn)形成。在一些情况下，焊料254可由钯(Pd)、银(Ag)、铅(Pb)或其合金形成。焊料254可具有半球形，其包围金属柱252的上部。焊料254可通过回流焊接工艺形成为半球形。例如，焊料254可通过回流焊接工艺在金属柱252的上表面上形成为半球形。如图1A所示，焊料254可通过沿着金属柱252的侧面向下流而包围金属柱252。
各个穿透凸块250可具有与多层衬底100的通孔H1的深度对应的第一厚度D1。例如，穿透凸块250的第一厚度D1可对应于上保护层144、上布线层130和中心绝缘层110的厚度之和。因此，第一半导体芯片200可在与多层衬底100之间具有最小距离的情况下层叠在多层衬底100上。更详细地说，由于穿透凸块250埋置在通孔H1中并连接至下布线层120，各个穿透凸块250具有对应于各个通孔H1的深度的第一厚度D1，因此第一半导体芯片200可仅通过附着介质160附着并固定至多层衬底100的上保护层144上。附着介质160可为粘合膜或液体粘合剂，例如芯片粘结膜(DAF)。
第二半导体芯片300层叠在第一半导体芯片200上。如图1A所示，第二半导体芯片300可层叠在第一半导体芯片200上以具有偏移结构，其中第二半导体芯片300的一部分从第一半导体芯片200水平地突出。第二半导体芯片300可通过附着介质260层叠在第一半导体芯片200上，以使得第二半导体芯片300的其上形成有第二芯片焊盘320的第一表面S1面对多层衬底100。关于第二半导体芯片300的第一表面S1和第二芯片焊盘320的描述与以上关于第一半导体芯片200的第一表面S1和第一芯片焊盘220的描述相同或基本相同，因此不再重复。
第二半导体芯片300可通过上凸块350物理和/或电连接至多层衬底100的下布线层130。例如，第二半导体芯片300可通过倒装芯片接合经由上凸块350连接至上布线层130。与穿透凸块250相似，各个上凸块350可包括金属柱352和焊料354。上凸块350的金属柱352和焊料354对应于穿透凸块250的金属柱252和焊料254，因此省略对它们的描述。
上凸块350可具有与第一半导体芯片200的厚度对应的第二厚度D2。例如，上凸块350的第二厚度D2可对应于上保护层144和第一半导体芯片200的厚度之和。因此，第二半导体芯片300可在层叠在第一半导体芯片200上的同时通过倒装芯片接合连接至多层衬底100的上布线层130。更详细地说，上凸块350可将第二半导体芯片300的第二芯片焊盘320直接连接至上布线层130，各个上凸块350具有对应于第一半导体芯片200的厚度的第二厚度D2。因此，可在第二半导体芯片300与多层衬底100之间具有最小距离的情况下，通过附着介质260将第二半导体芯片300附着并固定至第一半导体芯片200上。如上所述，附着介质260可为粘合膜或液体粘合剂，例如，DAF。
密封件500可将第一半导体芯片200和第二半导体芯片300密封。换句话说，密封件500可将第一半导体芯片200和第二半导体芯片300的侧表面和上表面密封。密封件500也可将多层衬底100的上表面的一部分密封。
密封件500可由例如基于环氧树脂的材料、热固性材料、热塑性材料或UV可固化材料等形成。热固性材料可包括酚醛型、酸酐型或胺型硬化剂和丙烯酸聚合物添加剂。密封件500可由带有填料等的树脂形成。
可通过一般模制或通过模制底部填充(MUF)形成密封件500。当密封件500通过MUF形成时，覆盖第一半导体芯片200和第二半导体芯片300的外缘(outskirt)的材料可与填充第二半导体芯片300与多层衬底100之间的空间的材料相同或基本相同。
外部连接构件600可设置在多层衬底100的下表面上，并且可穿透下保护层142，以物理和/或电连接至下布线层120。外部连接构件600可为例如凸块或焊料球。半导体封装件1000可通过外部连接构件600安装在外部装置(未示出)上。如上所述，外部连接构件600可通过下布线层120、内部布线、上布线层130、穿透凸块250和上凸块350等电连接至第一半导体芯片200和第二半导体芯片300。因此，第一半导体芯片200和第二半导体芯片300可通过外部连接构件600电连接至外部装置。
根据当前实施例的半导体封装件1000可具有这样的结构，其中通过倒装芯片接合以第一半导体芯片200与多层衬底100之间具有最小距离的方式利用穿透凸块250将第一半导体芯片200连接至多层衬底100。另外，半导体封装件1000可具有这样的结构，其中通过倒装芯片接合通过利用上凸块350来将层叠在第一半导体芯片200上以具有偏移结构的第二半导体芯片300直接连接至多层衬底100。由于具有该结构的半导体封装件具有通过倒装芯片接合层叠的两个半导体芯片，因此其可克服通过倒装芯片接合仅可封装一个半导体芯片的局限。
根据当前实施例的半导体封装件1000不需要使用引线接合或硅穿孔(TSV)，因此可通过小型封装的简易工艺以低成本被制造为多层半导体封装件。
根据当前实施例的半导体封装件1000由于倒装芯片接合而能够快速操作，并且由于其中层叠了多个半导体芯片的多层半导体封装件结构而可满足大容量的需要。
图1B是分别示出图1A的半导体封装件1000中的第一半导体芯片200和第二半导体芯片300的偏移层叠结构的平面图，其中反映了第一芯片焊盘220和第二芯片焊盘320的位置。
参照图1B，第一半导体芯片200和第二半导体芯片300可按照偏移结构层叠，其中第二半导体芯片300的一部分与第一半导体芯片200重叠，而另一部分从第一半导体芯片200突出。由于第二半导体芯片300在第一半导体芯片200上的这种偏移层叠，第二半导体芯片300的第二芯片焊盘320可被暴露，因此可通过上凸块350连接至上布线层130。在图1B中，虚直线表示第一半导体芯片200的右侧。
例如，如图1B所示，第二半导体芯片300的第二芯片焊盘320可沿着第二半导体芯片300的右侧表面布置。根据如上所述的第二芯片焊盘320沿着第二半导体芯片300的右侧表面的布置方式，第二半导体芯片300可层叠在第一半导体芯片200上以向右偏置从而暴露出第二芯片焊盘320。
第一半导体芯片200的第一芯片焊盘220可沿着第一半导体芯片200的一侧的表面布置。第一芯片焊盘220可沿着第一半导体芯片200的不与第二半导体芯片300重叠的表面布置。例如，第一芯片焊盘220可沿着第一半导体芯片200的不与第二半导体芯片300重叠的左侧表面布置。
然而，第一芯片焊盘220在第一半导体芯片200上布置的位置不限于此。由于与第二半导体芯片300相比，第一半导体芯片200在多层衬底100上方不被任何物体阻挡(也就是说，第二半导体芯片300在多层衬底100上方被第一半导体200阻挡)，因此第一芯片焊盘220可形成在第一半导体芯片200的任何部分上。然而，因为穿透凸块250应该被埋置在通孔H1中，所以第一半导体芯片200的第一芯片焊盘220可布置为面对通孔H1。例如，当通孔H1布置在多层衬底100的对应于第一半导体芯片200的中心的那部分中时，第一芯片焊盘220也可布置在第一半导体芯片200的中心上。
虽然在当前实施例中，第一半导体芯片200的第一芯片焊盘220和第二半导体芯片300的第二芯片焊盘320各自成一条线布置，但是第一芯片焊盘220和第二芯片焊盘320的布置方式不限于此。例如，第一芯片焊盘220和第二芯片焊盘320可各自按照至少两条线等布置。
图2至图5分别是根据本发明构思的实施例的半导体封装件1000a、1000b、1000c和1000d的剖视图。为了便于解释，将简单地描述上面参照图1A已描述的内容，或者这里不重复所述内容。
参照图2，半导体封装件1000a与图1A的半导体封装件1000的不同之处可在于：在下布线层120和上布线层130上分别设置特殊焊盘。更具体地说，可在下布线层120的其上设置有穿透凸块250的上表面上形成下焊盘124。而且，可在下布线层120的其上设置有外部连接构件600的下表面上设置连接焊盘122。可在上布线层130的其上设置有上凸块350的上表面上设置上焊盘132。
下焊盘124、连接焊盘122和上焊盘132可由诸如Al或Cu之类的金属形成。然而，用于形成这些焊盘的材料不限于此。下焊盘124、连接焊盘122和上焊盘132可各自由多层或单层形成。例如，下焊盘124、连接焊盘122和上焊盘132可通过电镀或沉积由Cu形成。
下焊盘124、连接焊盘122和上焊盘132的水平剖面面积可分别大于分别与下焊盘124、连接焊盘122和上焊盘132连接的穿透凸块250、外部连接构件600和上凸块350的水平剖面面积。然而，在一些情况下，下焊盘124、连接焊盘122和上焊盘132的水平剖面面积可分别等于或小于穿透凸块250、外部连接构件600和上凸块350的水平剖面面积。例如，下焊盘124可形成为与通孔H1的水平剖面面积的尺寸一致，因此，下焊盘124的水平剖面面积可与穿透凸块250的水平剖面面积基本相同。
下焊盘124、连接焊盘122和上焊盘132可各自形成为具有例如约几微米(μm)的厚度以及例如至多100*100μm2的水平剖面面积。然而，下焊盘124、连接焊盘122和上焊盘132的尺寸不限于此。换句话说，基于与下焊盘124连接的穿透凸块250、与连接焊盘122连接的外部连接构件600和与上焊盘132连接的上凸块350的尺寸，下焊盘124、连接焊盘122和上焊盘132可形成为具有各种尺寸。
参照图3，半导体封装件1000b与图1A的半导体封装件1000的不同之处可在于：多层衬底100a包括三个布线层。更具体地说，多层衬底100a可包括中心绝缘层110、第一下布线层120、上布线层130、下绝缘层150和第二下布线层170。第一下布线层120可对应于图1A的半导体封装件1000的下布线层120。
下绝缘层150可设置在第一下布线层120的下表面上。下绝缘层150可由例如半固化片形成。半固化片是指通过将热硬化树脂注射至未模制的玻璃纤维等中并且将具有热硬化树脂的未成形的玻璃纤维硬化成为B阶段树脂(即，半硬化状态的树脂)而获得的片材。
第二布线层170可设置在下绝缘层150的下表面上。第二布线层170可通过将Cu箔附着于下绝缘层150上并且图案化Cu箔而形成。第一下布线层120和第二下布线层170可通过内部布线(未示出)彼此电连接。例如，内部布线可穿透下绝缘层150以将第一下布线层120与第二下布线层170连接。
第二下布线层170还可通过内部布线(未示出)电连接至上布线层130。当第二下布线层170连接至上布线层130时，内部布线可形成为穿透中心绝缘层110、第一下布线层120和下绝缘层150。后面将参照图20A至图20D更加详细地描述内部布线。
与图1A的半导体封装件1000相比，外部连接构件600可穿透下保护层142以物理和/或电连接至第二下布线层170。
在根据当前实施例的半导体封装件1000b中，虽然多层衬底100a还包括下绝缘层150和第二下布线层170，但是多层衬底100a的结构不限于此。例如，多层衬底100a可包括通过利用半固化片而形成的两个或更多个下绝缘层，并且还可包括通过用Cu箔涂布多个下绝缘层中的每一个并且图案化Cu箔而形成的两个或更多个额外的布线层。
通常，随着在半导体封装件中层叠的半导体芯片的数量增加，半导体芯片之间的布线连接复杂化，并且在支承衬底中(即在多层衬底中)包括的布线层的数量可增加。在根据当前实施例的半导体封装件1000b中，可增加在多层衬底中包括的布线层的数量以对应于层叠的半导体芯片的数量，以应对复杂的布线连接。
参照图4，半导体封装件1000c与图1A的半导体封装件1000的不同之处可在于：密封件500a将第一半导体芯片200和第二半导体芯片300密封，使得第二半导体芯片300的上表面(也就是说，第二表面S2)暴露出来。
作为参考，第二半导体芯片300的第二表面S2可为这样的无源表面,该无源表面与第二半导体芯片300的其上形成有第二芯片焊盘320的第一表面S1相对(也就是说，与有源表面相对)。因此，即使第二半导体芯片300的第二表面S2暴露到外部，第二半导体芯片300中的器件也可不受外部影响。
在根据当前实施例的半导体封装件1000c中，密封件500a可形成为薄的，以使得第二半导体芯片300的上表面可暴露出来。例如，可通过以下步骤获得半导体封装件1000c：在第一半导体芯片200和第二半导体芯片300的侧表面和上表面上形成密封件；并随后通过磨削去除密封件的上部以暴露出第二半导体芯片300的上表面。这样，具有暴露出上表面的第二半导体芯片300的半导体封装件1000c由于密封件的厚度小而可整体形成为非常薄，因此可有助于超薄半导体封装件的制造。
参照图5，半导体封装件1000d与图1A的半导体封装件1000的不同之处可在于：在第一半导体芯片200与多层衬底100之间以及第一半导体芯片200与第二半导体芯片300之间不存在附着介质。
在图1A的半导体封装件1000中，诸如DAF或液体粘合剂之类的附着介质160形成在多层衬底100的上保护层144上，并且第一半导体芯片200通过附着介质160附着并固定至多层衬底100上。第二半导体芯片300可通过附着介质260附着并固定至第一半导体芯片200。
然而，根据当前实施例的半导体封装件1000d不具有附着介质。换句话说，第一半导体芯片200可直接层叠在多层衬底100的上保护层144上,而不在第一半导体芯片200与上保护层144之间介入附着介质160。第一半导体芯片200可由于穿透凸块250连接至下布线层120而初步固定至多层衬底100，并且可由于密封件500的后续密封而牢固地固定至多层衬底100。
第二半导体芯片300也可直接层叠在第一半导体芯片200上，而不用在它们之间介入附着介质260。第二半导体芯片300可由于上凸块350连接至上布线层130而初步固定至第一半导体芯片200，并且可由于密封件500的后续密封而牢固地固定至第一半导体芯片200。
另外，即使在第一半导体芯片200与第二半导体芯片300之间不存在附着介质260时，第一半导体芯片200和第二半导体芯片300也可由于在上凸块350的耦接期间以及在用于形成密封件的模制工艺期间施加的热和压力而通过热压彼此耦接。
作为参考，即使在图1A的半导体封装件1000中，第一半导体芯片200与多层衬底100的耦接以及第二半导体芯片300与第一半导体芯片200的耦接也可通过穿透凸块250的结合、上凸块350的结合以及通过密封件的密封变得更强。
在根据当前实施例的半导体封装件1000d中，虽然在第一半导体芯片200与多层衬底100之间以及在第一半导体芯片200与第二半导体芯片300之间都不存在附着介质，但是附着介质可形成在第一半导体芯片200与多层衬底100之间和第一半导体芯片200与第二半导体芯片300之间的空间之一中。例如，经常使用的DAF可附着至第一半导体芯片200的上表面(即，附着至与其上形成有第一芯片焊盘220的第一表面S1相对的第二表面S2)，因此第二半导体芯片300可通过利用DAF作为附着介质260附着并固定至第一半导体芯片200上。
图6A至图6C是根据本发明构思的实施例的其中分别层叠有三个半导体芯片(即第一半导体芯片200、第二半导体芯片300和第三半导体芯片400)的半导体封装件1000e的剖视图，以及示出所述三个半导体芯片的不同层叠的平面图，其中反映了芯片焊盘的位置。为了便于解释，将简单描述以上参照图1A至图5已描述的内容，或者这里不重复所述内容。
参照图6A，与图1A的半导体封装件1000相比，半导体封装件1000e可包括第一半导体芯片200、第二半导体芯片300和第三半导体芯片400。更具体地说，半导体封装件1000e可包括多层衬底100、第一半导体芯片200、第二半导体芯片300、第三半导体芯片400、密封件500和外部连接构件600。
第一半导体芯片200、第二半导体芯片300、密封件500和外部连接构件600可与图1A的半导体封装件1000的那些相同或基本相同。然而，密封件500可将第一半导体芯片200、第二半导体芯片300和第三半导体芯片400密封。
参照图6A，多层衬底100可包括两个布线层，即下布线层120和上布线层130。然而，多层衬底100可包括三个布线层，如图3的半导体封装件1000b中那样。可替换地，多层衬底100可通过在中心绝缘层110中形成内部布线层(未示出)而包括三个布线层。
第三半导体芯片400可为存储芯片或非存储芯片，与第一半导体芯片200或第二半导体芯片300相似。在一些情况下，第一半导体芯片200和第二半导体芯片300可为存储芯片，而第三半导体芯片400可为非存储芯片。
第三半导体芯片400可通过引线接合连接至多层衬底100。因此，第三半导体芯片400的第三芯片焊盘420可通过金属线440连接至多层衬底100的接合焊盘126。金属线440可由例如Au、Al或Cu形成。
因为第三半导体芯片400通过引线接合连接至多层衬底100，所以第三半导体芯片400可层叠在第二半导体芯片300上，使得其上形成有第三芯片焊盘420的第三半导体芯片400的第一表面S1面朝上。换句话说，第三半导体芯片400可层叠在第二半导体芯片300上，使得作为无源表面的与第一表面S1相对的第二表面S2通过附着介质360附着并固定至第二半导体芯片300。
第三半导体芯片400可层叠在第二半导体芯片300上，以具有这样的偏移结构，其中第三半导体芯片400从第二半导体芯片300向左突出。第三半导体芯片400相对于第二半导体芯片300的突出程度可小于第一半导体芯片200的突出。如果第三半导体芯片400比第一半导体芯片200突出得更多，则会需要更大的用于引线接合的空间。然而，第三半导体芯片400可比第一半导体芯片200突出得更多。第三半导体芯片400可按照其他各种结构层叠在第二半导体芯片300上，稍后在下面参照图6B和图6C更详细地描述这一点。
为了与第三半导体芯片400的引线接合，可在上布线层130上形成接合焊盘126。接合焊盘126可由金属形成并且可电连接至上布线层130。接合焊盘126可通过与上布线层130和下布线层120连接的内部布线(未示出)连接至外部连接构件600，因此可将第三半导体芯片400电连接至外部连接构件600。
在根据当前实施例的半导体封装件1000e中，第三半导体芯片400还可通过引线接合层叠，因此可获得大容量半导体封装件。在根据当前实施例的半导体封装件1000e中，单个半导体芯片(例如仅第三半导体芯片400)通过引线接合层叠在第二半导体芯片300上，但是至少两个半导体芯片可通过引线接合层叠。当两个或更多个半导体芯片通过引线接合层叠时，半导体芯片可按照诸如z字形结构或台阶结构之类的多种结构中的任一种层叠，以最小化引线接合所需的空间。
参照图6B，第一半导体芯片200、第二半导体芯片300和第三半导体芯片400可按照z字形结构层叠。换句话说，第一半导体芯片200和第三半导体芯片400可相对于第二半导体芯片300向左突出。如上所述，第三半导体芯片400可比第一半导体芯片200从第二半导体芯片300突出得更少。在图6B中，虚直线表示第一半导体芯片200的右侧，而点划直线表示第二半导体芯片300的左侧。
与第一半导体芯片200的第一芯片焊盘220相似，第三半导体芯片400的第三芯片焊盘420可沿着第三半导体芯片400的左侧布置。如图6B所示，第三芯片焊盘420可比第一芯片焊盘220或第二芯片焊盘320更小。然而，第三芯片焊盘420的尺寸不限于此。例如，第三芯片焊盘420的尺寸可等于或大于第一芯片焊盘220或第二芯片焊盘320的大小。
可形成相同数量的第一芯片焊盘220、第二芯片焊盘320和第三芯片焊盘420。可替换地，形成的第一芯片焊盘220、第二芯片焊盘320和第三芯片焊盘420的数量中的至少一个可与其它数量不同。例如，第一芯片焊盘220、第二芯片焊盘320和第三芯片焊盘420的数量可分别根据分别形成在第一半导体芯片200、第二半导体芯片300和第三半导体芯片400中的器件的数量或功能而改变。因此，在不同芯片中可包括相同数量的芯片焊盘，或者在不同芯片中可包括不同数量的芯片焊盘。
参照图6C，与图6B的半导体封装件1000e的半导体芯片层叠结构相比，根据当前实施例的第一半导体芯片200、第二半导体芯片300和第三半导体芯片400可按照第三半导体芯片400的长轴线垂直于第一半导体芯片200或第二半导体芯片300的长轴线的方式层叠。换句话说，在图6B的半导体封装件1000e中，可层叠第一半导体芯片200、第二半导体芯片300和第三半导体芯片400使得它们的长轴线彼此平行。然而，在当前实施例中，第一半导体芯片200和第二半导体芯片300的长轴线可平行于x方向，而第三半导体芯片400的长轴线可平行于y方向。
在图6C中，虚直线表示第一半导体芯片200的右侧。第二半导体芯片300的左侧可与第三半导体芯片400的左侧一致、对齐和/或齐平。然而，第二半导体芯片300的左侧不需要与第三半导体芯片400的左侧一致、对齐和/或齐平。
第三半导体芯片400的长轴线可沿着与第一半导体芯片200和第二半导体芯片300的长轴线的方向不同的方向取向，因此第三半导体芯片400的第三芯片焊盘420可在x方向上沿着其下侧布置。考虑到引线接合空间，可合适地布置第三芯片焊盘420。例如，第三芯片焊盘420可在x方向上沿着第三半导体芯片400的上侧布置。
在图6C中，第三半导体芯片400的下侧可与第一半导体芯片200或第二半导体芯片300的横侧面一致、对齐和/或齐平。然而，第三半导体芯片400的下侧不需要与第一半导体芯片200或第二半导体芯片300的横侧面一致、对齐和/或齐平。例如，第三半导体芯片400的下侧可向下突出，使得第三半导体芯片400可从第一半导体芯片200和第二半导体芯片300向上和向下突出。
如上所述，在根据当前实施例的半导体芯片层叠结构中，第三半导体芯片400可设置为使得其长轴线垂直于第一半导体芯片200和第二半导体芯片300的长轴线。然而，第三半导体芯片400的长轴线可以与第一半导体芯片200和第二半导体芯片300的长轴线以锐角交叉。
图7和图8是根据本发明构思的实施例的半导体封装件1000f和1000g的剖视图，在半导体封装件1000f和1000g中的每一个中层叠有三个半导体芯片。为了便于解释，将简单描述参照图1A至图6C已描述的内容，或者这里不重复所述内容。
参照图7，半导体封装件1000f与图6A的半导体封装件1000e的不同之处可在于：第三半导体芯片400a通过倒装芯片接合连接至多层衬底100。更具体地说，第三半导体芯片400a可通过附着介质360层叠在第二半导体芯片300上，使得第三半导体芯片400a的其上形成有第三芯片焊盘420a的第一表面S1面对多层衬底100。第三半导体芯片400a的第三芯片焊盘420a可通过中间凸块450连接至上布线层130。
各个中间凸块450可包括金属柱452和焊料454。中间凸块450的金属柱452和焊料454可与图1A的半导体封装件1000的上凸块350的金属柱352和焊料354相同或基本相同。然而，中间凸块450中的每一个可具有与第一半导体芯片200和第二半导体芯片300的厚度之和对应的第三厚度D3，因此，中间凸块450可将第三芯片焊盘420a直接连接至上布线层130。
为了使得各个中间凸块450的第三厚度D3等于第一半导体芯片200和第二半导体芯片300的厚度之和，金属柱452可比各个穿透凸块250的金属柱252或各个上凸块350的金属柱352更厚。中间凸块450的金属柱452可通过沉积形成得很厚。不排除电镀。
在根据当前实施例的半导体封装件1000f中，与第一半导体芯片200和第二半导体芯片300相似，第三半导体芯片400a可通过倒装芯片接合连接至多层衬底100。因此，用于引线接合的空间不再必要，因此半导体封装件1000f可具有小的尺寸。在根据当前实施例的半导体封装件1000f中，还可层叠单个半导体芯片(即仅第三半导体芯片400a)，但是还可层叠至少两个半导体芯片。为了层叠两个或更多个额外的半导体芯片，也可与倒装芯片接合一起使用引线接合。
在根据当前实施例的半导体封装件1000f中，第一半导体芯片200、第二半导体芯片300和第三半导体芯片400a层叠，使得它们的长轴线彼此平行。然而，第三半导体芯片400a的长轴线可垂直于第一半导体芯片200和第二半导体芯片300的长轴线，如图6C所示。当在半导体封装件中层叠两个或更多个额外半导体芯片时，通过考虑半导体封装件的整体尺寸，将所述两个或更多个额外半导体芯片层叠为使得长轴线具有合适方向并且具有合适的突出程度。
参照图8，半导体封装件1000g与图7的半导体封装件1000f的不同之处可在于：中间凸块450a包括双焊料454a。更具体地说，中间凸块450a可包括金属柱452a和双焊料454a。双焊料454a可为两个焊料的层叠。双焊料454a可在倒装芯片接合期间通过将形成在金属柱452a上的初始焊料与形成在上布线层130上的上焊料组合形成。然而，可在金属柱452a上形成制备的双焊料454a。
双焊料454a的厚度可为图7的半导体封装件1000f的中间凸块450的焊料454的厚度的几乎两倍。因此，与图7的半导体封装件1000f的中间凸块450的金属柱452相比，中间凸块450a的金属柱452a可形成为具有较小厚度。中间凸块450a的整体厚度可等于第三厚度D3(图7的半导体封装件1000f的中间凸块450的厚度)。
层叠在第二半导体芯片300上的额外半导体芯片的数量、所述额外半导体芯片的层叠方向、以及引线接合与倒装芯片接合的混合等可与图7的半导体封装件1000f的那些相同或基本相同。
图9A和图9B是示出图7的半导体封装件1000f或图8的半导体封装件1000g中的第一半导体芯片200、第二半导体芯片300和第三半导体芯片400a的不同层叠的平面图，其中反映了芯片焊盘的位置。为了便于解释，将简单描述上面参照图7或图8已描述的内容，或者这里不重复所述内容。
参照图9A，图7的半导体封装件1000f或图8的半导体封装件1000g中的第一半导体芯片200、第二半导体芯片300和第三半导体芯片400a可按照使它们的长轴线彼此平行的方式按照台阶结构层叠。因此，第二半导体芯片300可布置在中间，第一半导体芯片200可从第二半导体芯片300向左突出，并且第三半导体芯片400a可从第二半导体芯片300向右突出。在图9A中，虚直线表示第一半导体芯片200的右侧，而点划直线表示第二半导体芯片300的右侧。
就芯片焊盘的大小和布置的芯片焊盘的数量而言，第一半导体芯片200、第二半导体芯片300和第三半导体芯片400a各自的第一芯片焊盘220、第二芯片焊盘320和第三芯片焊盘420a可彼此相同或基本相同。然而，第一芯片焊盘220、第二芯片焊盘320和第三芯片焊盘420a的尺寸或第一芯片焊盘220、第二芯片焊盘320和第三芯片焊盘420a的数量可分别根据分别形成在第一半导体芯片200、第二半导体芯片300和第三半导体芯片400a中的器件的数量或功能而变化。例如，第一芯片焊盘220、第二芯片焊盘320和第三芯片焊盘420a中的至少一个的数量可与其它芯片焊盘的数量不同，或者，第一芯片焊盘220、第二芯片焊盘320和第三芯片焊盘420a中的至少一个的尺寸可与其它芯片焊盘的尺寸不同。
第一芯片焊盘220可沿着第一半导体芯片200的左侧布置，第二芯片焊盘320可沿着第二半导体芯片300的右侧布置，并且第三芯片焊盘420a可沿着第三半导体芯片400a的右侧布置。第二芯片焊盘320和第三芯片焊盘420a可布置在第二半导体芯片300和第三半导体芯片400的右侧表面的暴露部分上，以实现与多层衬底100的倒装芯片接合。然而，第一芯片焊盘220的布置方式不限于布置在第一半导体芯片200的左侧上。例如，第一芯片焊盘220的布置位置可根据形成在多层衬底100中的通孔H1的位置而变化。
参照图9B，与图9A的半导体芯片层叠结构相比，第三半导体芯片400a的长轴线可垂直于第一半导体芯片200和第二半导体芯片300的长轴线。换句话说，第一半导体芯片200和第二半导体芯片300的长轴线可沿着x方向取向，而第三半导体芯片400a的长轴线可沿着y方向取向。因此，根据当前实施例的半导体芯片层叠结构可与图6C中的相似。
在图6C的半导体芯片层叠结构中，将第三半导体芯片400层叠为使得其上形成有第三芯片焊盘420的第一表面S1面朝上。然而，在当前实施例中，可将第三半导体芯片400a层叠为使得其第一表面S1面对多层衬底100。因此，与图6C的第三半导体芯片400相比，在当前实施例中，通过虚线包围的小矩形表示第三芯片焊盘420a。在图9B中，虚直线表示第一半导体芯片200的右侧。
如根据当前实施例的半导体芯片层叠结构中，第三半导体芯片400a的长轴线垂直于第一半导体芯片200和第二半导体芯片300的长轴线，以增大半导体封装件1000f或1000g的空间利用率，从而得到尺寸减小的半导体封装件。考虑到第三半导体芯片400a也通过倒装芯片接合来进行层叠的事实，第三半导体芯片400a的一侧需要突出，并且第三芯片焊盘420a可布置在突出部分上。例如，在当前实施例中，第三芯片焊盘420a可在x方向上沿着第三半导体芯片400a的上侧的突出部分布置。如以上关于图6C的半导体芯片层叠结构的描述，第三半导体芯片400a的长轴线与第一半导体芯片200和第二半导体芯片300的长轴线交叉的角度不限于直角，而可为锐角。
图10A至图10C是根据本发明构思的实施例的其中层叠了三个半导体芯片的半导体封装件1000h的剖视图，以及示出半导体封装件1000h的芯片焊盘与TSV的位置之间的关系的平面图。为了便于解释，将简单描述以上参照图1A至图9B已描述的内容，或者这里不重复所述内容。
参照图10A，根据当前实施例的半导体封装件1000h，第三半导体芯片400a可通过倒装芯片接合连接，但是可具有与图7的半导体封装件1000f或图8半导体封装件1000g中的结构不同的结构。在根据当前实施例的半导体封装件1000h中，第三半导体芯片400a可通过形成在第一半导体芯片200a中的TSV270连接至多层衬底100。
更具体地说，第一半导体芯片200a可具有沿着一个侧表面(例如其左侧表面)形成的多个TSV270。下表面焊盘272和上表面焊盘274可分别形成在TSV270的下表面和上表面上。第三半导体芯片400a可层叠为从第二半导体芯片300向左突出，并且第三芯片焊盘420可沿着第三半导体芯片400a的左侧表面布置以面对TSV270。因此，第三芯片焊盘420可通过倒装芯片接合经由中间凸块450连接至TSV270的上表面焊盘274。
如图7的半导体封装件1000f或图8半导体封装件1000g中那样，各个中间凸块450可包括金属柱452和焊料454。然而，中间凸块450可具有对应于第二半导体芯片300的厚度的第四厚度D4。当第一半导体芯片200a和第二半导体芯片300具有相同厚度时，中间凸块450的厚度可与上凸块350的厚度几乎相同或基本相同。
多个通孔H1'可形成在多层衬底100中以面对TSV270，并且TSV270可连接至设置在通孔H1'中的穿透凸块250a。相似地，各个穿透凸块250a可包括金属柱252a和焊料254a。穿透凸块250a的材料或尺寸等可与图1A的半导体封装件1000的穿透凸块250的材料或尺寸等相同或基本相同。
虽然未示出，但第一半导体芯片200a的第一芯片焊盘220可布置在TSV270周围，并且连接至第一芯片焊盘220的穿透凸块250可布置在连接至TSV270的穿透凸块250a周围。下面参照图10B和图10C更加详细地描述第一芯片焊盘220和TSV270的布置位置。
在根据当前实施例的半导体封装件1000h中，第三半导体芯片400a可通过倒装芯片接合通过形成在第一半导体芯片200a中的TSV270连接至多层衬底100。第三半导体芯片400a从第二半导体芯片300向左突出，使得第三半导体芯片400a可与第一半导体芯片200a竖直地对齐。因此，半导体封装件1000h的水平剖面面积可与图1A的半导体封装件1000a的水平剖面面积几乎相同或基本相同。因此，根据当前实施例的半导体封装件1000h可具有大容量并且可极大地有助于半导体封装件尺寸的减小。
参照图10B，TSV270和第一芯片焊盘220二者可形成在第一半导体芯片200a中。在图10B中，实线圆形表示通过第一半导体芯片200a的上表面暴露的TSV270或上表面焊盘274，而虚线矩形表示设置在第一半导体芯片200a的下表面上的第一芯片焊盘220。在当前实施例中，TSV270和第一芯片焊盘220可沿着第一半导体芯片200a的一侧的表面(例如，沿其左侧表面)布置，并且TSV270和第一芯片焊盘220可交替。
然而，当相对少量的第三芯片焊盘420和第一芯片焊盘220分别设置在第三半导体芯片400a和第一半导体芯片200a上时，这种布置方式可以是合适的。当将要形成大量的第三芯片焊盘420和第一芯片焊盘220时，更难将TSV270和第一芯片焊盘220布置成一线。因此，当将要形成大量的第三芯片焊盘420和第一芯片焊盘220时，可使用图10C的布置方式。
参照图10C，根据当前实施例的TSV270和第一芯片焊盘220可各自成直线地布置在第一半导体芯片200b上。虽然在图10C中TSV270的数量可与第一芯片焊盘220的数量相同并且TSV270之间的间隔可与第一芯片焊盘220之间的间隔相同，但是布置的TSV270和第一芯片焊盘220的数量或它们的布置位置不限于此。例如，待布置的TSV270和第一芯片焊盘220的数量可不同，并且它们的布置位置和间隔可不同。
根据第三半导体芯片400a的第三芯片焊盘420的布置位置，TSV270沿着第一半导体芯片200b的左侧表面布置，但第一芯片焊盘220在第一半导体芯片200b上的布置位置不限于第一半导体芯片200b的左侧。换句话说，第一芯片焊盘220可布置在第一半导体芯片200b的任何部分，只要不限制多层衬底100的通孔H1的布置位置即可。例如，第一芯片焊盘220可沿着第一半导体芯片200b的中心部分布置，或者沿着第一半导体芯片200b的上侧和/或下侧布置。可替换地，第一芯片焊盘220可沿着第一半导体芯片200b的右侧布置。也就是说，第一芯片焊盘220可沿着第一半导体芯片200b的一侧布置，该侧与布置穿透电极270所沿的一侧相对。
在根据当前实施例的半导体封装件1000h中，可以考虑第三半导体芯片400a和第一半导体芯片200a中包括的器件的位置和功能来适当地确定形成在第一半导体芯片200a中的TSV270与第一芯片焊盘220的布置位置。
图11至图15是根据本发明构思的实施例的半导体封装件2000、2000a、2000b、2000c和2000d的剖视图。为了便于解释，将简单地描述以上参照图1A至图10C已描述的内容，或者这里不重复所述内容。
参照图11，根据当前实施例的半导体封装件2000可包括第一半导体芯片200、第二半导体芯片300、上绝缘层180、保护层185、布线层190、密封件500和外部连接构件600。
第一半导体芯片200和第二半导体芯片300的类型或特征可与图1A的半导体封装件1000的类型或特征相同或基本相同。其中第一半导体芯片200和第二半导体芯片300层叠的方向可与图1A的半导体封装件1000中的不同。更具体地说，第一半导体芯片200可设置为使得其上形成有第一芯片焊盘220的第一表面S1面朝上，并且第二半导体芯片300可层叠在第一半导体芯片200的第一表面S1上。类似地，第二半导体芯片300可层叠在第一半导体芯片200上，使得第二半导体芯片300的其上形成有第二芯片焊盘320的第一表面S1面朝上。换句话说，第二半导体芯片300可层叠在第一半导体芯片200上，使得第二半导体芯片300的第二表面S2通过附着介质360附着并固定至第一半导体芯片200的第一表面S1上。
密封件500的材料等可与图1A的半导体封装件1000中的那些相同或基本相同。然而，由于第一半导体芯片200和第二半导体芯片300并非层叠在诸如多层衬底的支承构件上，因此密封件500仅密封第一半导体芯片200和第二半导体芯片300的侧表面和第二表面，而不覆盖支承构件。相反，密封件500的上表面可接触上绝缘层180。
上绝缘层180可形成在第二半导体芯片300的第一表面S1和密封件500的上表面上。上绝缘层180可由绝缘材料形成，因此可保护第二半导体芯片300的第一表面S1防止外部物理和/或化学损坏。例如，上绝缘层180可由氧化层、氮化层或由氧化层和氮化层形成的双层形成。上绝缘层180可通过高密度等离子体化学气相沉积(HDP-CVD)由氧化层(例如二氧化硅(SiO2)层)形成。
多个孔H2可形成在上绝缘层180中以暴露出第二半导体芯片300的第二芯片焊盘320。多个孔H2'也可形成为暴露出第一半导体芯片200的第一芯片焊盘220。穿透上绝缘层180的孔和穿透密封件500的孔可构成孔H2'。上绝缘层180可通过孔H2暴露出第二半导体芯片300的第二芯片焊盘320，并且通过孔H2’暴露出第一半导体芯片200的第一芯片焊盘220，其中第一芯片焊盘220和第二芯片焊盘320具有埋置式结构。
在一些情况下，特殊保护层(未示出)可形成在第二半导体芯片300和/或第一半导体芯片200的第一表面S1上，并且特殊保护层可暴露出具有埋置式结构的第二芯片焊盘320和第一芯片焊盘220。当特殊保护层分别形成在第二半导体芯片300和第一半导体芯片200上时，可省略上绝缘层180。
布线层190可形成在上绝缘层180上。更具体地说，布线层190可形成在在上绝缘层180中形成的孔H2和H2'的侧表面和底表面上。布线层190可沿着上绝缘层180的上表面延伸。当布线层190较厚时，孔H2和H2'可被布线层190完全填充。布线层190可电和/或物理连接至第一半导体芯片200的第一芯片焊盘220和第二半导体芯片300的第二芯片焊盘320。
虽然在图11中示出布线层190的中部由于剖面的特征而未连接至芯片焊盘，但是布线层190的向内延伸的部分可连接至芯片焊盘。当不包括上绝缘层180时，布线层190可从芯片焊盘延伸至密封件500的上表面。例如，当特殊保护层如上所述形成在第二半导体芯片300的第一表面S1上时，布线层190可通过特殊保护层从芯片焊盘延伸至密封件500的上表面。
保护层185可形成在布线层190和上绝缘层180上，并且可包括暴露出布线层190的一部分的多个孔H3。保护层185可由例如SR或DFR形成。不排除诸如氧化层或氮化层之类的一般绝缘层。外部连接构件600可设置在保护层185的孔H3中，因此可物理和/或电连接至布线层190。外部连接构件600可与以上参照图1A的半导体封装件1000描述的那些相同或基本相同。
根据当前实施例的半导体封装件2000可具有仅由半导体芯片形成而不具有支承衬底的封装结构。根据当前实施例的半导体封装件2000可具有其中半导体封装件大于半导体芯片的扇出型(fan-out)结构。不包括支承衬底的半导体封装件可大致分为扇入型(fan-in)封装和扇出型封装。扇入型封装可指这样的封装，由于诸如焊料球之类的外部连接构件仅布置在半导体芯片的第一表面的对应部分中，因此该封装的尺寸与半导体芯片的尺寸相同。另一方面，扇出型封装可指这样的封装，由于布线层190上的外部连接构件的布置从半导体芯片的第一表面向外延伸，因此该封装大于半导体芯片，如根据当前实施例的半导体封装件2000那样。
根据当前实施例的半导体封装件2000可通过将两个半导体芯片按照偏移结构层叠并根据该偏移结构利用埋置式焊盘和布线层来布置外部连接构件而具有扇出型结构。具有扇出型结构的半导体封装件通常包括单个半导体芯片。然而，根据当前实施例的半导体封装件2000可具有其中层叠两个半导体芯片的扇出型结构。
因此，根据当前实施例的半导体封装件2000可通过小型封装的简易工艺以低成本实现为具有扇出型结构的多层半导体封装件。根据当前实施例的半导体封装件2000由于布线结构的特征而能够快速操作，并且由于其中层叠有多个半导体芯片的结构而可满足大容量的需要。
参照图12，根据当前实施例的半导体封装件2000c与图11的半导体封装件2000的不同之处可在于：在第一半导体芯片200的第一芯片焊盘220和第二半导体芯片300的第二芯片焊盘320上分别形成突出焊盘252和352。换句话说，具有填料结构的突出焊盘252和352可分别形成在第一芯片焊盘220和第二芯片焊盘320上，并且突出焊盘252和352的使用可减小布线层190穿透上绝缘层180和/或密封件500的深度。
具体地说，由于第一半导体芯片200的第一芯片焊盘220相对远离上绝缘层180的上表面，因此可能难以形成布线层190，因此可发生诸如接触故障之类的布线故障。然而，如在当前实施例中那样，突出焊盘252和352预先形成在第一半导体芯片200和第二半导体芯片300上，随后通过密封件500密封，随后形成上绝缘层180。结果，突出焊盘252和352可相对靠近上绝缘层180的上表面。因此，布线层190的形成相对容易，并且可有效减少或防止布线故障的发生。
突出焊盘252和352可与图1A的半导体封装件1000的穿透凸块250或上凸块350的金属柱252和352几乎相同或基本相同，不同的是不带焊料的突出焊盘252和352形成在芯片焊盘上。因此，突出焊盘252和352可由Cu形成。用于形成突出焊盘252和352的材料不限于Cu，突出焊盘252和352可由Al、Ni、Au或其合金形成。突出焊盘252和352可通过电镀或化学镀形成在第一芯片焊盘220和第二芯片焊盘320上。突出焊盘252和352也可通过沉积形成。
参照图13，根据当前实施例的半导体封装件2000b与图11的半导体封装件2000的不同之处可在于：形成了两个上绝缘层(即第一上绝缘层180和第二上绝缘层182)以及形成了两个布线层(即第一布线层190和第二布线层192)。半导体封装件2000b与图11的半导体封装件2000的不同之处还可在于：第二半导体芯片300的第二芯片焊盘320a设置为比图11的第二芯片焊盘320更加居中。另外，突出焊盘252形成在第一半导体芯片200的第一芯片焊盘220上。
更具体地说，第一上绝缘层180可形成在密封件500和第二半导体芯片300的第一表面S1上，并且第一布线层190可形成在第一上绝缘层180中的孔H2的侧表面和底表面上，并且可沿着第一上绝缘层180的上表面延伸。接着，第二上绝缘层182可形成为覆盖第一上绝缘层180和第一布线层190，并且可包括孔H4，第一布线层190的预定部分将通过孔H4被暴露出来。第二布线层192可形成在第二上绝缘层182中的孔H4的侧表面和底表面上，并且可沿着第二上绝缘层182的上表面延伸。具有孔H3的保护层185形成在第二布线层192上，并且外部连接构件600设置在孔H3中，因此可物理和/或电连接至第二布线层192。
如图13所示，当第二布线层192连接至第一半导体芯片200的第一芯片焊盘220时，第二布线层192可穿透第一上绝缘层180和第二上绝缘层182二者，因此可连接至突出焊盘252。
由于使用了两个上绝缘层180和182以及两个布线层190和192，因此根据当前实施例的半导体封装件2000b提供了不管半导体芯片的芯片焊盘的位置如何都使得外部连接构件600能够被布置在较不受限制的位置的自由。如图14的半导体封装件2000c中那样，当半导体芯片的芯片焊盘相对远离其上设置有外部连接构件的表面时，两个上绝缘层和两个布线层的使用可解决在布线层形成得较深时发生的诸如布线故障之类的问题。
参照图14，根据当前实施例的半导体封装件2000c与图11的半导体封装件2000的不同之处可在于：第一半导体芯片200的第一芯片焊盘220通过利用两个布线层(即第一布线层190和第二布线层192)连接至外部连接构件600。更具体地说，第一布线层190可穿透密封件500以连接至第一芯片焊盘220，并且可沿着密封件500的上表面延伸。
上绝缘层180可形成为覆盖第二半导体芯片300的第一表面S1、密封件500的上表面以及第一布线层190，并且可包括孔H5，第一布线层190的一部分通过孔H5暴露出来。第二布线层192可穿透上绝缘层180并且可连接至第二半导体芯片300的第二芯片焊盘320或第一布线层190，并且可在上绝缘层180上延伸。具有孔H3的保护层185形成在第二布线层192上，并且外部连接构件600设置在孔H3中，因此可物理和/或电连接至第二布线层192。
如图11的半导体封装件2000中那样，当第一半导体芯片200的第一芯片焊盘220与上绝缘层180的上表面分离相当大的距离时，利用单个布线层190难以稳定地将第一芯片焊盘220连接至外部连接构件600。因此，在根据当前实施例的半导体封装件2000c中，第一芯片焊盘220和外部连接构件600可通过形成第一布线层190和第二布线层192稳定地彼此连接。
参照图15，根据当前实施例的半导体封装件2000d与图11的半导体封装件2000的不同之处可在于：密封件500a将第一半导体芯片200和第二半导体芯片300密封，使得第一半导体芯片200的第二表面S2暴露出来。换句话说，在根据当前实施例的半导体封装件2000d中，密封件500a可仅覆盖第一半导体芯片200和第二半导体芯片300的侧表面以及第二半导体芯片300的第二表面S2，并且可暴露出第一半导体芯片200的第二表面S2。
可通过以下步骤获得具有该结构的半导体封装件2000d：用密封件500覆盖第一半导体芯片200和第二半导体芯片300的侧表面和第二表面S2(如图21C所示),并随后通过磨削去除密封件500的上部，使得第一半导体芯片200的第二表面S2暴露出来d。这样，具有暴露出上表面S2的第二半导体芯片200的半导体封装件2000d由于薄密封件的厚度小而可形成得非常薄，因此可变成超薄半导体封装件。
图16A和图16B是根据本发明构思的实施例的其中层叠了三个半导体芯片的半导体封装件2000e的剖视图，以及示出三个半导体芯片的层叠的平面图，其中反映了芯片焊盘的位置。为了便于解释，将简单描述以上参照图1A至图15已描述的内容，或者这里不重复所述内容。
参照图16A，根据当前实施例的半导体封装件2000e与图12的半导体封装件2000a的不同之处可在于：在第二半导体芯片300上还层叠了第三半导体芯片400。在根据当前实施例的半导体封装件2000e中，两个布线层(即第一布线层190和第二布线层192)可形成为将第一半导体芯片200的第一芯片焊盘220连接至外部连接构件600。
例如，第三半导体芯片400可通过附着介质460附着并固定至第二半导体芯片300的上表面上，使得第三半导体芯片400的其上形成有第三芯片焊盘420的第一表面S1面朝上。如图10B所示，第三半导体芯片400可设置为使得其长轴线垂直于第一半导体芯片200和第二半导体芯片300的长轴线。因此，在图16A中，第三半导体芯片400在水平方向上比第一半导体芯片200和第二半导体芯片300短。
由于还层叠了第三半导体芯片400，因此第一半导体芯片200的第一芯片焊盘220可更加远离其上附着有外部连接构件600的表面。因此，在根据当前实施例的半导体封装件2000e中，可形成突出焊盘252以及可形成第一布线层190和第二布线层192。突出焊盘252的结构或材料可与以上参照图12描述的那些相同或基本相同。第一布线层190和第二布线层192的结构或它们之间的连接关系可与以上参照图14描述的那些相同或基本相同。由于第二半导体芯片300的第二芯片焊盘320更加远离其上附着有外部连接构件600的表面，因此突出焊盘352也可形成在第二芯片焊盘320上。
第三半导体芯片400的第三芯片焊盘420可布置在图16A的剖面内，由虚线表示。第三芯片焊盘420可连接至由虚线表示并沿着上绝缘层180的上表面延伸的第二布线层192a，因此可电连接至外部连接构件600。
根据当前实施例的半导体封装件2000e可具有其中层叠了三个半导体芯片的扇出型结构。因此，根据当前实施例的半导体封装件2000e尽管具有非常小的尺寸，但是其由于布线结构的特征而能够快速操作，并且由于其中层叠有多个半导体芯片的结构而可满足大容量的需要。虽然根据当前实施例的半导体封装件2000e具有其中层叠了三个半导体芯片的扇出型结构，但是半导体封装件2000e可具有其中层叠有至少四个半导体芯片的扇出型结构。例如，通过适当地调整半导体芯片的层叠方向和通过适当地选择上绝缘层和布线层的数量或结构可获得具有其中层叠有至少四个半导体芯片的扇出型结构的半导体封装件。
参照图16B，第三半导体芯片400可设置为使得其长轴线位于y方向，因此可垂直于长轴线位于x方向的第一半导体芯片200和第二半导体芯片300。如图16B所示，第三芯片焊盘420可在x方向上沿着第三半导体芯片400的上侧表面布置。然而，第一芯片焊盘420在第三半导体芯片400上布置的位置不限于上述布置位置。
换句话说，由于第三半导体芯片400设置在半导体芯片层叠件的顶部，因此其可不被任何半导体芯片阻挡，因此第三芯片焊盘420可布置在第三半导体芯片400的任何部分上。例如，第三芯片焊盘420可在x方向上沿着第三半导体芯片400的下侧表面布置或者沿着其右侧和/或左侧表面布置。第二布线层192的结构可根据第三芯片焊盘420的布置位置而变化。
图17A至图17D是示出制造图1A的半导体封装件1000的方法的剖视图。为了便于解释，将简单描述以上参照图1A已描述的内容，或者这里不重复所述内容。
参照图17A，制备多层衬底100，并且在多层衬底100中形成通孔H1。多层衬底100可包括中心绝缘层110、下布线层120和上布线层130。通孔H1穿透上布线层130和中心绝缘层110，并且通孔H1的底部可被下布线层120阻挡。
如上关于图1A的半导体封装件1000的描述，下布线层120可在通孔H1下方用作焊盘。可如图2的半导体封装件1000a中那样形成特殊焊盘。下面参照图18A至图19D更加详细地描述形成通孔H1的方法。
可分别在下布线层120的下表面上和上布线层130的上表面上形成保护层(即下保护层142和上保护层144)。孔H6可形成在上保护层130中，并且可暴露出上布线层130的预定部分。稍后，可在上布线层130的经由孔H6暴露的部分上设置上凸块350。孔H7可形成在下保护层142中并且可暴露出下布线层120的预定部分。稍后，可在下布线层120的通过孔H7暴露的部分上设置外部连接构件600。
参照图17B，可在多层衬底100上层叠第一半导体芯片200。第一半导体芯片200可通过附着介质160初步附着并固定至多层衬底100的上保护层144上，并且第一半导体芯片200可通过将穿透凸块250连接至下布线层120更牢固地附着并层叠在多层衬底100上。诸如粘合膜或液体粘合剂之类的附着介质260可涂布在第一半导体芯片200的第二表面S2上。
第一半导体芯片200可利用穿透凸块250直接连接至下布线层120，并且第一半导体芯片200可按照与多层衬底100之间具有最小距离的方式层叠在多层衬底100上。因此，各个穿透凸块250可具有对应于各个通孔H1的深度(即，对应于上保护层144、上布线层130和中心绝缘层110的厚度之和)的厚度。
参照图17C，在层叠第一半导体芯片200之后，可在第一半导体芯片200上层叠第二半导体芯片300。与第一半导体芯片200相似，可通过附着介质260将第二半导体芯片300初步固定至第一半导体芯片200，并且可通过将上凸块350连接至上布线层130将第二半导体芯片300牢固地固定至第一半导体芯片200。
为了使第二半导体芯片300通过倒装芯片接合经由上凸块350连接至多层衬底100，第二半导体芯片300可按照这样的偏移结构层叠，其中第二半导体芯片300从第一半导体芯片200突出。因为第二半导体芯片300经由上凸块350连接至上布线层130，所以各个上凸块350的厚度可对应于第一半导体芯片200的厚度。
参照图17D，在层叠第二半导体芯片300之后，可通过密封件500将第一半导体芯片200和第二半导体芯片300的侧表面和第二表面S2密封。在通过密封件500密封之后，为了获得像图4的半导体封装件1000c的薄半导体封装件，第二半导体芯片300的第二表面S2可通过磨削去除密封件500的上部而暴露出。可选择性地执行这种磨削工艺。
在通过密封件500密封之后，可在多层衬底100的下表面(即在下保护层142的孔H7中)上设置外部连接构件600，并且可将其连接至下布线层120，从而完成半导体封装件1000的形成。
虽然上面已经描述了制造单个半导体封装件的方法，但是实际上，可在非常宽的原型多层衬底上布置多个第一半导体芯片200，并且可分别在各第一半导体芯片200上层叠第二半导体芯片300。然后，通过在原型多层衬底上模制第一半导体芯片200和第二半导体芯片300的整个层叠件来形成密封件500，并且将所得结构分割为单独的半导体封装件，从而一次制造多个半导体封装件。
图18A至图18E是示出根据本发明构思的实施例的在图17A示出的半导体封装件制造工艺中形成各个通孔H1的方法的剖视图。为了便于解释，将简单地描述以上参照图1A和图17A已描述的内容，或者这里不重复所述内容。
参照图18A，制备了多层衬底100。多层衬底100可包括中心绝缘层110、下布线层120和上布线层130。可通过以下步骤制造多层衬底100：用Cu箔涂布通过压塑例如酚或环氧玻璃(或FR-4)树脂以具有特定厚度而获得的板的两面，并且在所述两面上图案化Cu箔。
参照图18B，在多层衬底100中形成通孔H1。通孔H可穿透中心绝缘层110、下布线层120和上布线层130中的全部。通孔H1可通过化学蚀刻或通过利用激光钻孔形成。通常，使用激光钻孔。然而，当Cu箔相对厚时，可使用化学蚀刻。
在激光钻孔中，可使用例如CO2激光或YAG激光。CO2激光具有高功率，并可用于形成穿透整个衬底的孔。YAG激光具有低功率并可用于穿透衬底的一些层。在当前实施例中，由于通孔H1形成为穿透整个多层衬底100，因此可使用CO2激光。可通过化学蚀刻形成通孔H1。
参照图18C，下布线层120和上布线层130的在通孔H1周围的部分被蚀刻，以暴露出通孔H1周围的中心绝缘层110的上表面Su和下表面Sd。这样，下布线层120和上布线层130的在通孔H1周围的部分被蚀刻的原因是防止在穿透凸块250与下布线层120之间的后续连接中由于与上布线层130的不期望的接触而发生诸如短路之类的错乱。
参照图18D，在暴露出通孔H1周围的中心绝缘层110的上表面Su和下表面Sd之后，形成导电层122以阻挡通孔H1的底部。导电层122可构成下布线层120的一部分，并且可用作焊盘。可利用将单独的Cu箔附着至通孔H1的底部的工艺形成导电层122。也可通过沉积或电镀等形成导电层122。
参照图18E，在形成导电层122之后，形成下保护层142和上保护层144以分别覆盖下布线层120和上布线层130的整个表面。如图18E所示，上保护层144可覆盖在通孔H1周围暴露的中心绝缘层110的上表面Su。因此，在穿透凸块250与下布线层120之间的连接中，上保护层144可防止由于穿透凸块250与上布线层130的连接而发生故障。然后，下保护层142和上保护层144被图案化，以形成孔H6和H7，从而获得具有通孔H1的多层衬底100，如图17A所示。在孔H6和H7的形成中，可去除可通孔H1内存在的上保护层144的材料。
图19A至图19D是示出根据本发明构思的另一实施例的在图17A示出的半导体封装件制造工艺中形成通孔的方法的剖视图。为了便于解释，将简单描述以上参照图1A和图17A已描述的内容，或者这里不重复所述内容。
参照图19A，制备了两个多层衬底(即第一多层衬底100a和第二多层衬底100b)。第一多层衬底100a和第二多层衬底100b可为其中在中心绝缘层110a和100b上仅分别形成单个布线层130和120的单面衬底。更具体地说，第一多层衬底100a可包括中心绝缘层110a和上布线层130，第二多层衬底100b可包括中心绝缘层110b和下布线层120。第一多层衬底100a和第二多层衬底100b具有相同或基本相同的结构。然而，在图19A中，第一多层衬底100a和第二多层衬底100b之一示为倒置的。
参照图19B，第一通孔H1'形成在第一多层衬底100a中，第二通孔H1"形成在第二多层衬底100b中。第一通孔H1'可形成为穿透整个第一多层衬底100a(即中心绝缘层110a和上布线层130二者)。可利用例如CO2激光形成第一通孔H1'。第二通孔H1"可形成为仅穿透第二多层衬底100b的中心绝缘层110b而不穿透下布线层120。可通过化学蚀刻形成第二通孔H1"。
参照图19C，上布线层130的在第一多层衬底100a的第一通孔H1'周围的一部分被蚀刻以暴露出第一通孔H1'周围的中心绝缘层110a的上表面Su。上布线层130的在第一通孔H1'周围的一部分被蚀刻的原因可与以上参照图18C描述的原因相同或基本相同。
参照图19D，第二多层衬底100b如箭头指示的那样连接至第一多层衬底100a。可通过热压等执行所述连接。可执行所述连接，使得第一多层衬底100a的第一通孔H1'与第二多层衬底100b的第二通孔H1"对齐。因此，在第一多层衬底100a和第二多层衬底100b之间连接之后所得的结构可与图18D示出的具有通孔H1的多层衬底100的结构相似。然后，形成下保护层142和上保护层144并对其图案化，以获得如图17A所示的具有通孔H1的多层衬底100。
图20A至图20D是示出在图1A的半导体封装件1000中在通孔H1中形成侧壁导电层以将上布线层130连接至下布线层120的方法的剖视图。为了便于解释，将简单描述以上参照图1A和图17A已描述的内容，或者这里不重复所述内容。
参照图20A，制备多层衬底100。多层衬底100可包括中心绝缘层110、下布线层120和上布线层130。
参照图20B，在多层衬底100中形成通孔H1。通孔H1可穿透中心绝缘层110、下布线层120和上布线层130中的全部。通孔H1可通过激光或化学蚀刻形成。
参照图20C，在形成通孔H1之后，在下布线层120和上布线层130的预定部分上形成保护层146。在后续工艺中，在下布线层120和上布线层130的形成有保护层146的预定部分上可不形成侧壁导电层。保护层146可由一般氧化物或氮化物绝缘层形成或可由SR或DFR形成。
参照图20D，在下布线层120的下表面的除其上已形成有保护层146的部分之外的部分、上布线层130的上表面的除其上已形成有保护层146的部分之外的部分以及通孔H1的侧壁上形成侧壁导电层135。侧壁导电层135可通过无电解电镀和电解电镀二者形成。更具体地说，可首先执行无电解电镀，然后可利用通过无电解电镀获得的无电解电镀层作为种金属(seed metal)执行电解电镀。可通过无电解电镀在通孔H1的侧壁上形成电镀层。
多层衬底100的下布线层120和上布线层130可通过侧壁导电层135彼此电连接。侧壁导电层135可由诸如Cu箔之类的Cu形成。在一些情况下，侧壁导电层135可由除Cu以外的金属形成。例如，侧壁导电层135可由Ni或Ni/Cu等形成。侧壁导电层135可通过用作多层衬底100的内部布线将下布线层120和上布线层130彼此电连接。
图21A至图21H是示出制造图11的半导体封装件2000的方法的剖视图。为了便于解释，将简单描述以上参照图11已描述的内容，或者这里不重复所述内容。
参照图21A，多个第二半导体芯片300附着至载体衬底700的条带730。各个第二半导体芯片300的附着至条带730的表面是其上形成有第二芯片焊盘320的第一表面S1。载体衬底700可包括载体金属710和条带730。条带730可为可拆卸条带。在附着第二半导体芯片300之前，可对条带730执行用于对齐半导体芯片300的图案化工艺。
更详细地说，载体衬底700的大小可等于或大于晶圆的大小，并可包括位于底部的载体金属710和位于顶部的条带730。条带730可为可拆卸条带。例如，条带730可为这样的叠层或UV膜，其能够通过UV辐射被容易地去除。图案形成在条带730上，并且是用于对齐待附着裸晶(即，第二半导体芯片300)的标记。第二半导体芯片300准确地附着至形成的图案的位置上。因此，可精确地执行后续工艺。
可根据半导体封装件2000的要求尺寸合适地控制待附着至载体衬底700上的第二半导体芯片300之间的距离。现在，第二半导体芯片300的尺寸减小，但是半导体封装件的尺寸是标准化的。因此，在减小半导体芯片之间的距离D的方面存在限制。例如，在具有扇出型结构的封装件中，上绝缘层和布线层可形成在载体衬底的不具有半导体芯片的一部分上，并且外部连接构件可设置在上绝缘层和布线层上。
作为参考，不将第一半导体芯片200而将第二半导体芯片300首先附着至载体衬底700上。在图21D及其后面的附图中，将附图颠倒，使得第二半导体芯片300面朝上，并且第一半导体芯片200布置在第二半导体芯片300下方。因此，倒置结构与图11的半导体封装件2000的结构相同或基本相同，因此容易理解。
参照图21B，第一半导体芯片200层叠在第二半导体芯片300上。可通过形成在第二半导体芯片300上的附着介质360将第一半导体芯片200附着并固定至第二半导体芯片300来层叠第一半导体芯片200。如图21B所示，可层叠第一半导体芯片200，使得它们的其上形成有第一芯片焊盘220的第一表面S1面对载体衬底700。第一半导体芯片200可层叠在第二半导体芯片300上以具有这样的偏移结构，其中第一半导体芯片200从第二半导体芯片300突出，使得第一芯片焊盘220暴露出来。
参照图21C，在层叠第一半导体芯片200之后，通过诸如环氧树脂之类的密封件500密封第一半导体芯片200和第二半导体芯片300。作为参考，由于第二半导体芯片300的第一表面S1附着至载体衬底700的条带730，因此仅第二半导体芯片300的第二表面S2和侧表面可被密封件500覆盖，并且第二半导体芯片300的第一表面S1可不被密封。第一半导体芯片200的第二表面S2、侧表面和第一表面S1的暴露部分可通过密封件500密封。
参照图21D，在密封之后，包括第一半导体芯片200和第二半导体芯片300以及密封件500的封装件综合体1500与载体衬底700分离。在该分离之后，第二半导体芯片300的第一表面S1暴露出来。为了方便理解，将封装件综合体1500颠倒以与图11的半导体封装件2000的结构匹配。
参照图21E，上绝缘层180形成在封装件综合体1500的上表面上，即形成在密封件500的上表面和第二半导体芯片300的第一表面S1上。例如，上绝缘层180可由氧化层、氮化层或由氧化层和氮化层形成的双层形成。上绝缘层180可通过HDP-CVD由氧化层(例如SiO2层)形成。上绝缘层180可保护第二半导体芯片300的第一表面S1免受外部物理和/或化学损坏。
参照图21F，上绝缘层180的预定部分被蚀刻以形成暴露第二半导体芯片300的第二芯片焊盘320的孔H2和暴露第一半导体芯片200的第一芯片焊盘220的孔H2'。暴露第二芯片焊盘320的孔H2和暴露第一芯片焊盘220的孔H2'可同时形成或可分别形成。例如，当密封件500和上绝缘层180相对于特定蚀刻溶液具有相似的蚀刻速度时，可同时形成孔H2和H2'。否则，可分别形成孔H2和H2'。
参照图21G，在上绝缘层180上形成布线层190并对其图案化。因此，布线层190经由孔H2和H2'连接至第一芯片焊盘220和第二芯片焊盘320，并且沿着上绝缘层180的上表面延伸。在上绝缘层180和布线层190上形成保护层185。保护层185可包括暴露部分布线层190的多个孔H3。保护层185可由例如SR或DFR形成。不排除诸如氧化层或氮化层之类的一般绝缘层。
参照图21H，外部连接构件600设置在保护层185的孔H3中，因此物理和/或电连接至布线层190。外部连接构件600可为例如凸块或焊料球。在形成外部连接构件600之后，沿着箭头切割封装件综合体1500以获得单独的半导体封装件。因此，制造出对应于各个单独的半导体封装件的图11的半导体封装件2000。
图22是根据本发明构思的实施例的存储卡7000的框图。
参照图22，控制器7100和存储器7200可布置在存储卡7000中，以与彼此交换电信号。例如，当控制器7100发出命令时，存储器7200可发送数据。控制器7100和/或存储器7200可包括根据图1A、图2至图6A、图7和图8、图10A和图11至图16A示出的实施例中的一个的半导体封装件。存储器7200可包括存储器阵列(未示出)或存储器阵列组(未示出)。
存储卡7000可用于诸如任何卡之类的存储器器件中，例如记忆棒、智能媒体(SM)卡、安全数位(SD)卡、迷你SD卡或多媒体卡(MMC)。
图23是根据本发明构思的实施例的电子系统8000的示意性框图。
参照图23，电子系统8000可包括控制器8100、输入/输出(I/O)装置8200、存储器8300和接口8400。电子系统8000可为移动系统或发送或接收信息的系统。移动系统可为PDA、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器或存储卡。
控制器8100可执行程序并控制电子系统8000。控制器8100可为微处理器、数字信号处理器、微控制器或与这些装置相似的装置。I/O装置8200可用于输入或输出电子系统8000的数据。
电子系统8000可通过利用I/O装置8200连接至例如个人计算机或网络的外部装置，并因此可与外部装置交换数据。I/O装置8200可为小键盘、键盘或显示器。存储器8300可存储用于操作控制器8100的代码和/或数据，和/或存储通过控制器8100处理的数据。控制器8100和存储器8300可包括根据图1A、图2至图6A、图7至图8、图10A和图11至图16A示出的实施例中的一个的多通道封装件。接口8400可为电子系统8000与另一外部装置之间的数据传输路径。控制器8100、I/O装置8200、存储器8300和接口8400可经由总线8500彼此通信。
图24是可应用根据本发明构思的实施例的倒装芯片封装的电子装置9000的透视图。
在图24中，电子装置9000是应用了图23的电子系统8000的移动电话9000。图23的电子系统8000可用于便携式笔记本、MP3播放器、导航仪、便携式多媒体播放器(PMP)、固态硬盘(SSD)、汽车或家用电器。
虽然已经参照本发明构思的示例性实施例具体示出并描述了本发明构思，但是应该理解，在不脱离权利要求的精神和范围的情况下，可作出各种形式和细节上的修改。

Claims (25)

1.一种半导体封装件，包括：
多层衬底，其包括中心绝缘层、设置在所述中心绝缘层的上表面上的上布线层和设置在所述中心绝缘层的下表面上的第一下布线层；
第一半导体芯片，其设置在所述上布线层上并经由穿透所述上布线层和所述中心绝缘层的穿透凸块连接至所述第一下布线层的埋置式下焊盘；以及
第二半导体芯片，其按照偏移结构层叠在所述第一半导体芯片上，使得所述第二半导体芯片从所述第一半导体芯片水平地突出，所述第二半导体芯片经由上凸块连接至所述上布线层的上焊盘。
2.根据权利要求1所述的半导体封装件，其中：
多个第一芯片焊盘设置在所述第一半导体芯片的面对所述多层衬底的第一表面上，并且所述穿透凸块将所述第一芯片焊盘连接至所述下焊盘，并且
多个第二芯片焊盘设置在所述第二半导体芯片的面对所述多层衬底的第一表面的突出部分上，并且所述上凸块将所述第二芯片焊盘连接至所述上焊盘。
3.根据权利要求2所述的半导体封装件，其中，所述第一芯片焊盘布置在所述第一半导体芯片的第一表面的不与所述第二半导体芯片重叠的部分上。
4.根据权利要求1所述的半导体封装件，其中：
所述穿透凸块中的每一个的厚度对应于至少所述上布线层和所述中心绝缘层的厚度之和，并且所述穿透凸块中的每一个将所述第一半导体芯片的第一芯片焊盘连接至所述下焊盘中的对应的下焊盘，以及
所述上凸块中的每一个的厚度对应于至少所述第一半导体芯片的厚度，并且所述上凸块中的每一个将所述第二半导体芯片的第二芯片焊盘连接至所述上焊盘中的对应的上焊盘。
5.根据权利要求1所述的半导体封装件，其中：
所述多层衬底包括覆盖所述上布线层的上保护层和覆盖所述第一下布线层的下保护层，
所述穿透凸块穿过所述上保护层、上布线层和中心绝缘层连接至所述下焊盘，并且
所述上凸块穿过所述上保护层连接至所述上焊盘。
6.根据权利要求1所述的半导体封装件，其中：
所述第一下布线层的一部分构成所述下焊盘，并且
所述上布线层的一部分构成所述上焊盘。
7.根据权利要求1所述的半导体封装件，其中：
形成在所述第一下布线层上的导电层构成下焊盘，并且
形成在所述上布线层上的导电层构成上焊盘。
8.根据权利要求1所述的半导体封装件，其中：
多个通孔形成在所述多层衬底中，所述多个通孔穿透所述上布线层和所述中心绝缘层，并且
侧壁导电层形成在所述多个通孔中的一些通孔中，所述侧壁导电层将所述上布线层连接至所述第一下布线层。
9.根据权利要求1所述的半导体封装件，其中，所述第二半导体芯片经由附着膜或液体粘合剂附着至所述第一半导体芯片。
10.根据权利要求1所述的半导体封装件，其中，所述第二半导体芯片在没有附着介质的情况下层叠在所述第一半导体芯片上，并且通过所述上凸块和密封件固定至所述第一半导体芯片，所述密封件密封所述第一半导体芯片和所述第二半导体芯片。
11.根据权利要求1所述的半导体封装件，其中，所述第一半导体芯片在没有附着介质的情况下层叠在所述多层衬底上，并且通过所述穿透凸块和密封件固定至所述多层衬底，所述密封件密封所述第一半导体芯片和所述第二半导体芯片。
12.根据权利要求1所述的半导体封装件，其中，所述多层衬底还包括设置在所述第一下布线层的下表面上的至少一个下绝缘层。
13.根据权利要求12所述的半导体封装件，其中，第二下布线层形成在所述至少一个下绝缘层上。
14.根据权利要求1所述的半导体封装件，还包括设置在所述第二半导体芯片上的至少一个上半导体芯片。
15.根据权利要求14所述的半导体封装件，其中：
所述至少一个上半导体芯片通过利用以下连接结构中的至少一个连接至所述多层衬底：
第一连接结构，其通过引线接合连接至所述多层衬底；
第二连接结构，其通过将所述至少一个上半导体芯片连接至所述多层衬底的中间凸块连接至所述多层衬底；以及
第三连接结构，其通过形成在所述第一半导体芯片中的硅穿孔以及通过将所述至少一个上半导体芯片连接至所述硅穿孔的中间凸块连接至所述多层衬底。
16.一种半导体封装件，其包括：
第一半导体芯片，其具有沿着所述第一半导体芯片的一侧布置在所述第一半导体芯片的第一表面上的多个第一芯片焊盘；
第二半导体芯片，其按照偏移结构层叠在所述第一半导体芯片的第一表面上，使得所述第一芯片焊盘暴露出来，并且所述第二半导体芯片具有设置在第二半导体芯片的第一表面上的多个埋置式的第二芯片焊盘；
密封件，其将所述第一半导体芯片和所述第二半导体芯片的侧表面密封；
第一上绝缘层，其覆盖所述密封件和所述第二半导体芯片，并暴露出所述第二半导体芯片的埋置式的第二芯片焊盘；以及
第一布线层，其通过所述第一上绝缘层连接至所述第二芯片焊盘，并沿着所述第一上绝缘层的上表面延伸。
17.根据权利要求16所述的半导体封装件，其中：
所述第一芯片焊盘被所述密封件覆盖，并且
所述半导体封装件还包括第二布线层，所述第二布线层通过所述密封件和所述第一上绝缘层连接至所述第一芯片焊盘，并且沿着所述第一上绝缘层的上表面延伸。
18.根据权利要求16所述的半导体封装件，还包括保护层，所述保护层覆盖所述第一上绝缘层和所述第一布线层，并且所述保护层包括孔，所述第一布线层的一部分通过所述孔暴露出来。
19.根据权利要求18所述的半导体封装件，还包括外部连接构件，所述外部连接构件设置在所述孔中并连接至所述第一布线层。
20.根据权利要求16所述的半导体封装件，还包括：
第二上绝缘层，其覆盖所述第一上绝缘层和所述第一布线层，并且包括第一孔，所述第一布线层的一部分通过所述第一孔暴露出来；
第三布线层，其通过所述第一孔连接至所述第一布线层，并沿着所述第二上绝缘层的上表面延伸；以及
保护层，其覆盖所述第二上绝缘层和所述第三布线层，并且包括第二孔，所述第三布线层的一部分通过所述第二孔暴露出来。
21.一种制造半导体封装件的方法，该方法包括以下步骤：
制备多层衬底，所述多层衬底包括中心绝缘层、设置在所述中心绝缘层的上表面上的上布线层和设置在所述中心绝缘层的下表面上的下布线层，并且所述多层衬底具有穿透所述上布线层和所述中心绝缘层的多个通孔；
将穿透凸块插入所述多个通孔中；
将第一半导体芯片层叠在所述多层衬底上；
经由所述穿透凸块将所述第一半导体芯片连接至所述下布线层的埋置式的下焊盘；
按照偏移结构将第二半导体芯片层叠在所述第一半导体芯片上，使得所述第二半导体芯片从所述第一半导体芯片水平地突出；以及
经由上凸块将所述第二半导体芯片连接至所述上布线层的上焊盘。
22.根据权利要求21所述的方法，其中制备多层衬底的步骤还包括：
制备双面衬底，其中在所述中心绝缘层的两个表面上形成布线层；
形成初始通孔，所述初始通孔穿透所述中心绝缘层和所述中心绝缘层的两个表面上的布线层；以及
形成导电层，所述导电层连接至所述布线层中的一个并阻挡所述初始通孔的一个入口。
23.根据权利要求21所述的方法，其中制备多层衬底的步骤还包括：
制备两个单面衬底，在所述单面衬底中的每一个中，在所述中心绝缘层的一个表面上形成布线层；
在一个所述单面衬底中形成第一初始通孔，使得所述第一初始通孔穿透所述中心绝缘层和所述布线层二者；
在另一个所述单面衬底中形成第二初始通孔，使得所述第二初始通孔仅穿透所述中心绝缘层；以及
将所述两个单面衬底彼此耦接，使得所述第一初始通孔与所述第二初始通孔对齐。
24.根据权利要求21所述的方法，在按照偏移结构层叠第二半导体芯片的步骤之后，还包括步骤：在所述第二半导体芯片上层叠至少一个上半导体芯片，
其中，在层叠所述至少一个上半导体芯片的步骤中，通过利用以下连接方法中的至少一种将所述至少一个上半导体芯片连接至所述多层衬底：
第一连接方法，其通过引线接合将所述至少一个上半导体芯片连接至所述多层衬底；
第二连接方法，其利用中间凸块将所述至少一个上半导体芯片连接至所述多层衬底；以及
第三连接方法，其经由形成在所述第一半导体芯片中的硅穿孔和连接至所述硅穿孔的中间凸块将所述至少一个上半导体芯片连接至所述多层衬底。
25.一种制造半导体封装件的方法，该方法包括以下步骤：
将第一半导体芯片设置在载体衬底上，使得所述第一半导体芯片的其上布置有多个第一芯片焊盘的第一表面面对所述载体衬底；
将第二半导体芯片设置在所述第一半导体芯片上，使得所述第二半导体芯片的其上布置有多个第二芯片焊盘的第一表面面对所述载体衬底，并使得所述第二半导体芯片的所述多个第二芯片焊盘暴露出来；
在所述载体衬底上形成密封件以将所述第一半导体芯片和所述第二半导体芯片的侧表面以及所述第一半导体芯片的第二表面和所述第二半导体芯片的第二表面密封，所述第一半导体芯片的第二表面与所述第一半导体芯片的第一表面相对，所述第二半导体芯片的第二表面与所述第二半导体芯片的第一表面相对；
将所述载体衬底与所述第一半导体芯片和所述密封件分离；
形成上绝缘层，所述上绝缘层覆盖所述密封件和所述第一半导体芯片的第一表面并暴露出所述第一半导体芯片的埋置式的第一芯片焊盘；
形成第一布线层，所述第一布线层通过所述上绝缘层连接至所述第一芯片焊盘并沿着所述上绝缘层的上表面延伸；以及
形成保护层，所述保护层覆盖所述上绝缘层和所述第一布线层并包括孔，所述第一布线层的一部分通过所述孔暴露出来。
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