ASIC

• 동작 속도가 향상된다.
• 구현 면적을 소형화할 수 있다.
• 소비 전력이 작아진다.

• 소량 생산에서는 제조용 마스크같은 제작 때문에 개당 생산 비용이 비싸다.
• 설계가 어렵고 실패했을 경우 재시도의 비용, 시간이 많이 든다. 설계 변경이 자주 일어나는 기기에는 적합하지 않다
• 제조 공정 시간이 오래 걸려서 납기가 길다.

• 게이트 어레이(gate array):
  • 기본이되는 논리 회로(게이트 회로)를 일면에 깔아서 「기초」를 미리 제조해 두고나서 개별 품종 전용 배선층만 주문에 따라 만들어 넣고 제품을 제조한다. 배선층 제조 공정만 끝나면 제품이 완성되기 때문에 제조 기간이 짧고 기초를 양산으로 생산하기 때문에 비용이 저렴하다. 그러나 표준 게이트의 편성으로 회로를 구성하기 때문에 집적도 및 성능이 떨어진다.
• 셀 기반(cell base):
  • 설계가 끝난 기능 블록을 배치해서 이외 개별 논리 회로와 이 사이에 배선층을 만들어 넣고 제품을 만든다. 집적도, 성능 모두 게이트 어레이보다 높지만 기반부터 만들어야 하므로 제조 기간 및 제조 가격이 불리하다.
• 임베디드 어레이(embedded array):
  • 게이트 어레이 기반의 일부 대신에 설계 끝난 기능 블록을 배치하고 나머지의 논리는 게이트 어레이 부분을 이용해서 배선하는 것이다. 게이트 어레이와 셀 기반의 절충형이다.
• 표준 셀(standard cell):
  • 위의 3가지 종류를 총칭하는 경우로 셀 기반 IC를 가리키는 경우에서 집적 회로 제조사에 따라서 사용법이 다르다.
• 스트럭쳐드 ASIC(structured ASIC)
  • 개발 기간을 단축하기 위해서 게이트 어레이 기반에 SRAM이나 클럭용 PLL, 입출력 인터페이스같은 범용 기능 블록을 미리 짜넣어서 최소한의 개별 설계로 대응할 수 있도록 한 것이다. 클락 분배 회로들은 제조사측에서 전용 배선층을 이용해 배선하여서 사용자의 설계 부담을 줄이는 시도를 볼 수 있다. 각 제조사가 제공하는 기능은 상당히 다르다.

ASIC라고 불리는 LSI는 Verilog HDL나 VHDL로 알려진 하드웨어 기술 언어가 개발되면서 이것을 이용하여 설계하는 것이 주류가 되었다. 이 언어는 LSI를 작성할 수 있도록 개발된 언어이다. 예를 들면 논리 회로(예로 C = A or B)를 설계할 때 지금까지의 ASIC개발에서는 AND, OR같은 회로 기호를 실제로 조합해서 설계하였다. 하지만 현재의 Verilog HDL에서는 assign C = A | B; 라고 기입하는 것만으로 가능해져서 설계 효율이 매우 좋아졌다. 물론 Verilog HDL 로 기술하는 것은 그대로 사용할 수 없다. 따라서 assign C = A | B;를 가능한 회로 구조로 변환하는 프로그램(예 Synopsys Design Compiler)을 사용한다.

통신 대역의 증가와 통신량의 증가로부터 고속 처리가 요구되면서 네트워크 통신 기기에 주로 사용된다. 라우터, L3~L7 스위치, 방화벽, 부하 분산(SLB/NLB) 장치, 패킷처리 장치등에서 ASIC가 널리 사용되고 있다. 그밖에도 컴퓨터용 3D그래픽스 렌더링 엔진이 되는 LSI으로도 일부 사용되고 있으며 컴퓨터를 취급하는 사람들에게는 매우 친밀한 존재가 되고 있다.

• 논리 회로